1、1,數(shù)字集成電路,第四講 導(dǎo)線,2,簡(jiǎn)介,在集成電路發(fā)展的大部分時(shí)間里，芯片上的互連線的影響在設(shè)計(jì)中被忽略。 隨著工藝的發(fā)展，在深亞微米/超深亞微米，導(dǎo)線引起的寄生效應(yīng)對(duì)電路性能的影響越來(lái)越大。速度、能耗和可靠性等 仔細(xì)分析半導(dǎo)體工藝中互連線的作用和特性對(duì)于數(shù)字集成電路設(shè)計(jì)極為重要。,3,在集成電路中構(gòu)成導(dǎo)線的因素,金屬：鋁、銅 多晶硅 實(shí)現(xiàn)源區(qū)和漏區(qū)的重?fù)诫sn和p擴(kuò)散層,4,導(dǎo)線的寄生參數(shù)效應(yīng),電容、電阻和電感 使傳播延時(shí)增加，性能下降 影響能耗和功率分布 都會(huì)引起額外的噪聲來(lái)源，從而影響電路的可靠性 在分析和設(shè)計(jì)過(guò)程中，如果考慮所有節(jié)點(diǎn)的所有寄生效應(yīng)，不現(xiàn)實(shí)！,5,導(dǎo)線,schematic

2、s,physical,一個(gè)總線網(wǎng)絡(luò)中每條導(dǎo)線把一個(gè)或多個(gè)發(fā)送器連至一組接收器。每條導(dǎo)線由一系列不同長(zhǎng)度和幾何尺寸的導(dǎo)線段構(gòu)成。 假設(shè)所有導(dǎo)線段都在同一互連層上實(shí)現(xiàn)，并且通過(guò)一層絕緣材料與硅襯底隔離以及相互隔離,6,芯片上互連線的影響,7,導(dǎo)線模型,All-inclusive model,Capacitance-only,8,分析過(guò)程中對(duì)模型進(jìn)行簡(jiǎn)化,如果導(dǎo)線的電阻很大，或者外加信號(hào)的上升和下降時(shí)間很慢，則電感的影響可以忽略；（電流變化的微分速度） 當(dāng)導(dǎo)線很短，導(dǎo)線的截面積很大，或者所采用的互連材料電阻率很低時(shí)，則可以采用只含電容的模型。 當(dāng)相鄰導(dǎo)線間的間距很大，或者當(dāng)導(dǎo)線只在一段很短的距離上靠

3、近在一起的時(shí)候，導(dǎo)線間的電容可以被忽略，并且所有的寄生電容都可以模擬成接地電容。,9,4.3.1互連參數(shù),電容,10,Capacitance of Wire Interconnect,11,電容: 平板模型,12,介電常數(shù),真空,氣凝膠,聚酰亞胺（有機(jī)物）,二氧化硅,玻璃環(huán)氧樹(shù)脂,氮化硅,氧化鋁,硅,13,平板電容模型過(guò)于簡(jiǎn)單,為了在減小工藝尺寸的同時(shí)使導(dǎo)線的電阻最小，希望能保持導(dǎo)線的截面（W X H）盡可能地大。反之，較小地W值可得到較密集地布線。 W/H的值在穩(wěn)步下降，在先進(jìn)的工藝中已經(jīng)降到了1以下。 平行板電容模型變得很不精確，導(dǎo)線側(cè)面與襯底之間的電容（邊緣電容）不能被忽略，而成為總電容

4、的一部分。,14,邊緣電容（Fringing Capacitance）,邊緣電容的計(jì)算：等效為圓柱形電容器的電容,15,Fringing versus Parallel Plate,當(dāng)W/H小于1.5時(shí)，邊緣電容變成了主要部分。 對(duì)于較小的線寬，邊緣電容可以使總電容增加10倍以上,一個(gè)有趣的現(xiàn)象：當(dāng)線寬小于絕緣層的厚度時(shí)，總電容會(huì)趨于1pF/cm，不再與線寬有關(guān),16,線間電容,每條導(dǎo)線并不只是與接地的襯底耦合，而且也與處在同一層以及相鄰層上的臨近導(dǎo)線耦合。,17,互連電容與設(shè)計(jì)規(guī)則之間的關(guān)系,假設(shè)絕緣層和導(dǎo)線的厚度保持不變，而其它尺寸按比例改變。當(dāng)W變成小于1.75H時(shí)，導(dǎo)線間的電容開(kāi)始占據(jù)

5、主導(dǎo)地位。,18,Wiring Capacitances (0.25 mm CMOS),單位：aF（阿法）1F1018aF,19,同層導(dǎo)線間的電容,這些數(shù)據(jù)同時(shí)包括平板電容和邊緣電容。 電容值與工藝密切相關(guān)（表中給出的是典型值）。 在相鄰一層放置的接地平面將終止大部分的邊緣電場(chǎng)并有效的減小導(dǎo)線間的電容。 多晶硅由于厚度較小而使線間電容減小。 較厚的Al5導(dǎo)線具有最大的線間電容，把它用于對(duì)干擾不敏感的全局信號(hào)，比如電源線。,20,例1.金屬導(dǎo)線的電容,考慮一條布在第一層金屬鋁上的一條長(zhǎng)10cm、寬1m的連線，（1）計(jì)算其平板電容和邊緣電容；（2）假設(shè)第二條導(dǎo)線布在第一條旁邊，并且之間只相隔最小距

6、離，計(jì)算它們之間的耦合電容。 解：（1）平板電容：(0.1 X 106 m2) X 30aF/ m2=3pF 邊緣電容：2 X (0.1 X 106 m) X 40aF/ m=8pF （兩個(gè)側(cè)面） 總電容：11pF （2）耦合電容： Cinter=(0.1 X 106 m) X 95aF/ m=9.5pF 耦合電容幾乎和對(duì)地電容一樣大！,21,4.3.2 INTERCONNECT,電阻,22,Wire Resistance,23,常用導(dǎo)體的電阻率,鋁最常用，但電阻率較大。隨著對(duì)性能的要求越來(lái)越高，最先進(jìn)的工藝越來(lái)越多地選擇銅作為導(dǎo)體。,24,Sheet Resistance,結(jié)論：對(duì)于長(zhǎng)互連導(dǎo)

7、線，金屬鋁是優(yōu)先考慮的材料。 多晶硅應(yīng)當(dāng)只用于局部互連。 盡管擴(kuò)散層（n，P）的方塊電阻與多晶硅相當(dāng)，但是由于它們具有較大的電容（導(dǎo)致較大的RC延時(shí)），所以應(yīng)當(dāng)避免采用擴(kuò)散層做導(dǎo)線。,25,Dealing with Resistance,Selective Technology Scaling（仔細(xì)挑選工藝的縮放比例） Use Better Interconnect Materials reduce average wire-length e.g. copper, silicides More Interconnect Layers reduce average wire-length,26,

8、Polycide Gate MOSFET,低電阻率，例如WSi2的電阻率為130/cm,大約為多晶硅的1/8,具有良好的附著力和覆蓋性,27,接觸電阻,布線層之間的轉(zhuǎn)接給導(dǎo)線帶來(lái)的額外的電阻。 優(yōu)先考慮布線策略時(shí)，盡可能地使信號(hào)線保持在一層上并避免過(guò)多地接觸或通孔。 使接觸孔較大可以降低接觸電阻，但電流往往集中在一個(gè)較大的接觸孔地周邊，這一效應(yīng)稱為電流聚集，它在實(shí)際中將限制接觸孔的最大尺寸。,28,例.金屬線的電阻,求長(zhǎng)為10cm，寬為1m，并且在第一層鋁上布線的導(dǎo)線的電阻。 解：假設(shè)鋁的薄層電阻為0.075/,則： R 0.075/ X （0.1 X 106 m）/(1 m)=7.5k 如果

9、采用薄層電阻為175 /的多晶硅來(lái)實(shí)現(xiàn)該導(dǎo)線，則總電阻增加到17.5M ，不可接受！,29,Modern Interconnect,30,趨膚效應(yīng),傳統(tǒng)上，導(dǎo)線的電阻看成是線性的和不變的； 在非常高的頻率下，導(dǎo)線電阻與頻率有關(guān)； 高頻電流傾向于主要在導(dǎo)體的表面流動(dòng)，其電流密度隨進(jìn)入導(dǎo)體的深度呈指數(shù)下降；,31,趨膚深度,定義為電流下降為它的額定值的e1時(shí)所處的深度：,其中：f是信號(hào)的頻率；為周圍電介質(zhì)的介電常數(shù)（一般情況下等于真空的介電常數(shù)，即4 X 107 H/m）,鋁在1GHz時(shí)的趨膚深度為2.6 m.,32,高頻下每單位電阻的表達(dá)式,高頻時(shí)，電阻的增加可以引起在導(dǎo)線上傳送信號(hào)有額外的衰減

10、，并因此產(chǎn)生失真。,33,趨膚效應(yīng)的發(fā)生,求出趨膚深度等于導(dǎo)體最大尺寸（W或H）一半時(shí)的頻率fs。 當(dāng)頻率低于fs時(shí)，整個(gè)導(dǎo)線截面都導(dǎo)通電流，導(dǎo)線電阻等于低頻時(shí)的電阻（常數(shù)）。,34,例題：趨膚效應(yīng)和鋁導(dǎo)線,一條布置在介電常數(shù)為4 X 10-7H/m的SiO2絕緣層上鋁導(dǎo)線，其電阻率為2.7 X 10-8 -m,由公式4.8可以求出，在1GHz時(shí)導(dǎo)線的最大尺寸至少為?才會(huì)導(dǎo)致這一效應(yīng)比較明顯。,35,不同寬度導(dǎo)體的趨膚效應(yīng),在1GHz時(shí)，寬度為20 m的導(dǎo)線電阻增加30，而寬度為1 m的導(dǎo)線電阻只增加2。,36,趨膚效應(yīng)的總結(jié),趨膚效應(yīng)是較寬導(dǎo)線才有的問(wèn)題。 由于時(shí)鐘線往往傳送一個(gè)芯片上最高頻

11、率的信號(hào)，并且它也相當(dāng)寬以限制電阻，因此趨膚效應(yīng)首先影響到這些線。 采用像銅這樣的良導(dǎo)體會(huì)使趨膚效應(yīng)在較低頻率時(shí)就發(fā)生。（因?yàn)榱紝?dǎo)體的電阻率低，公式4.8),37,4.3.3 INTERCONNECT,電感,38,電感簡(jiǎn)介,在低速設(shè)計(jì)中，電感不予以考慮 高速設(shè)計(jì)中，長(zhǎng)導(dǎo)線之間的電磁感應(yīng)會(huì)相互影響，即在導(dǎo)線間發(fā)生串?dāng)_（crosstalk）,39,電感的計(jì)算方法,定義： 也可以直接從一根導(dǎo)線的幾何尺寸和它周圍的介質(zhì)來(lái)計(jì)算。一條導(dǎo)線（每單位長(zhǎng)度）的電容c和電感l(wèi)之間的關(guān)系：,：周圍電介質(zhì)的介電常數(shù) ：周圍電介質(zhì)的導(dǎo)磁率,40,例4.4 半導(dǎo)體導(dǎo)線的電感,將一條0.25 m CMOS工藝實(shí)現(xiàn)的Al1導(dǎo)

12、線布置在場(chǎng)氧上，由表4.2可以計(jì)算出該導(dǎo)線每單位長(zhǎng)度的電容：,電感為：,導(dǎo)線寬度分別為0.4 m 、1 m 和10 m 時(shí)：,W=0.4 m , c=92aF/ m , l=0.47pH/ m W=1 m , c=110aF/ m ,l=0.39pH/ m W=10 m , c=380aF/ m ,l=0.11pH/ m,41,4.4 導(dǎo)線模型,42,4.4.1 理想導(dǎo)線,導(dǎo)線是沒(méi)有任何附加參數(shù)和寄生元件的簡(jiǎn)單連線，對(duì)電路的電氣特性沒(méi)有任何影響。 雖然簡(jiǎn)單，但有價(jià)值，在設(shè)計(jì)過(guò)程的早期希望集中研究被連接的晶體管的性質(zhì)和特點(diǎn)時(shí)往往使用理想導(dǎo)線模型。 研究較小的電路元件時(shí)，導(dǎo)線往往非常短，所以其寄生

13、參數(shù)可以忽略不計(jì)。,43,4.4.2 集總電容模型（Lumped Model）,一條導(dǎo)線的電路寄生參數(shù)沿長(zhǎng)度分布，不能集總于一點(diǎn)； 當(dāng)只有一個(gè)寄生元件占支配地位時(shí)，并且這些寄生元件之間的相互作用很小時(shí)，或者只考慮電路特性的一個(gè)方面時(shí)，把各個(gè)不同的部分集總成單個(gè)電路元件常常很有用。,44,The Lumped Model,只要導(dǎo)線的電阻很小，并且開(kāi)關(guān)頻率較低，就可以合理地只考慮電容效應(yīng)，并把分布的電容集總為單個(gè)電容。,該模型中，導(dǎo)線仍表現(xiàn)為一個(gè)等勢(shì)區(qū)，導(dǎo)線本身不引入任何延時(shí)。對(duì)性能的唯一影響是由電容對(duì)于驅(qū)動(dòng)門(mén)的負(fù)載效應(yīng)引起。,45,例4.5 求導(dǎo)線的傳輸延遲和上升延遲,假設(shè)電源內(nèi)阻為10K的一個(gè)

14、驅(qū)動(dòng)器，用來(lái)驅(qū)動(dòng)一條10cm長(zhǎng)、1 m 寬的鋁導(dǎo)線，求導(dǎo)線的傳輸延遲和上升延遲。,邊緣電容：,解：平板電容：,總電容：11pF,電路過(guò)渡響應(yīng)函數(shù)：,到達(dá)50的時(shí)間：,1090的時(shí)間：,太慢！降低驅(qū)動(dòng)器的電源內(nèi)阻,46,集總電容模型的應(yīng)用,應(yīng)用最為普遍，在分析電阻和電感效應(yīng)時(shí)也很有效。 電源線的電阻和電感都可以看成寄生噪聲源，它們會(huì)引起電源線上的壓降或振蕩。,47,4.4.3 集總RC模型,集總電容模型只考慮了電容。 當(dāng)導(dǎo)線較長(zhǎng)時(shí)（超過(guò)幾個(gè)毫米），具有明顯的電阻。 在集總電容模型中的等勢(shì)假設(shè)不再合適，必須采用電阻電容模型。 把每段導(dǎo)線的電阻集總成一個(gè)電阻R，把總的電容合成一個(gè)電容C，這個(gè)簡(jiǎn)單的模

15、型稱為集總RC模型。,48,Elmore延時(shí),例4.5分析了單電阻單電容電路，其特性完全可以用微分方程來(lái)描述，瞬態(tài)響應(yīng)用單個(gè)時(shí)間常數(shù)的指數(shù)函數(shù)模擬。 推導(dǎo)一個(gè)具有較多數(shù)目電容和電阻的電路的正確瞬態(tài)響應(yīng)變得非常復(fù)雜，以至于沒(méi)有求解的可能。 如果不能進(jìn)行全面的SPICE仿真，可以采用Elmore延時(shí)公式來(lái)解決。,49,The Lumped RC-Model The Elmore Delay,RC樹(shù)的性質(zhì)： 1、電路只有一個(gè)輸入節(jié)點(diǎn)。 2、所有的電容都在某個(gè)節(jié)點(diǎn) 和地之間。 3、該電路不包含任何電阻回路。,該拓?fù)涞囊饬x：在源節(jié)點(diǎn)和任何節(jié)點(diǎn)i之間存在一條唯一的電阻路徑，沿這條路徑的總電阻稱為路徑電阻R

16、ii。,根節(jié)點(diǎn)s至節(jié)點(diǎn)k和節(jié)點(diǎn)i兩條路徑的共享電阻：,節(jié)點(diǎn)i處的Elmore延時(shí),s,50,求節(jié)點(diǎn)i處的Elmore延時(shí),51,The Ellmore DelayRC Chain,52,Wire Model,Assume: Wire modeled by N equal-length segments,For large values of N:,結(jié)論： 1、一條導(dǎo)線的延時(shí)是它長(zhǎng)度的二次函數(shù)。即導(dǎo)線長(zhǎng)度加倍 將使延時(shí)加大到4倍！ 2、分布rc線的延時(shí)是按集總RC模型預(yù)測(cè)的延時(shí)的一半。 說(shuō)明集總模型的延時(shí)估計(jì)比較保守和悲觀。,53,4.4.4 分布rc線,節(jié)點(diǎn)i處電壓方程：,54,擴(kuò)散方程,分布

17、rc線的確切特性可以通過(guò)減小L，使它漸進(jìn)于0來(lái)得到：,其中，V是一個(gè)特定點(diǎn)的電壓，x是該點(diǎn)和信號(hào)源之間的距離.,該方程不存在收斂解，但可以推導(dǎo)出近似表達(dá)式：,tRC,tRC,55,模擬得到的RC導(dǎo)線的階躍響應(yīng)與時(shí)間以及位置的關(guān)系,結(jié)論：長(zhǎng)導(dǎo)線會(huì)引起相當(dāng)長(zhǎng)的延時(shí)。驅(qū)動(dòng)這些rc線，并使延時(shí)和信號(hào)波形變差減到最小程度，這是現(xiàn)代數(shù)字集成電路設(shè)計(jì)中最錯(cuò)綜復(fù)雜的問(wèn)題之一。,56,RC-Models中的一些重要參考點(diǎn),57,例4.8鋁線的RC延時(shí)（10cm長(zhǎng)，1 m 寬）,已知：c=110aF/ m ,r0.075/ m 傳播延時(shí)：tp=0.38RC=0.38(0.075/ m) (110 aF/ m)(1

18、05 m )2=31.4ns 同理，可以計(jì)算出同一導(dǎo)線使用多晶硅和Al5(第五層金屬）實(shí)現(xiàn)時(shí)的傳播延時(shí)分別為112ns和4.2ns。 結(jié)論：互連材料和層次的選擇對(duì)導(dǎo)線的延時(shí)有極大的影響。,58,經(jīng)驗(yàn)規(guī)則臨界長(zhǎng)度,rc延時(shí)只是在tpRC近似或超過(guò)驅(qū)動(dòng)門(mén)的tpgate時(shí)才予以考慮 臨界長(zhǎng)度： rc延時(shí)只是在導(dǎo)線輸入信號(hào)的上升（下降）時(shí)間小于導(dǎo)線的上升（下降）時(shí)間時(shí)才予以考慮 trise RC,59,Driving an RC-line,(RWCW)/2 RSCW時(shí)，即L 2RS/r時(shí)，導(dǎo)線電阻引起的延時(shí)成為主要延時(shí)。 假設(shè)一個(gè)電源內(nèi)阻為1K的驅(qū)動(dòng)器驅(qū)動(dòng)一條1m 寬的鋁導(dǎo)線（r0.075 / m ), 則臨界長(zhǎng)度為2.67cm。,60,銅互連技術(shù),目前的Intel Core2以及AMD K8處理器都采用金屬銅導(dǎo)線互連技術(shù)。 Intel 45納米制作工藝在原先的65納米基礎(chǔ)上更進(jìn)一步，采用了10層銅互連技術(shù)。 經(jīng)過(guò)近幾年的發(fā)展，銅工藝已經(jīng)日臻成熟，進(jìn)入量產(chǎn)階段。但是更多的銅線互連層也會(huì)導(dǎo)致互連電路部分的信號(hào)延遲，此時(shí)Intel選擇低