1、集成電路版圖設(shè)計(jì)基礎(chǔ)第六章：寄生參數(shù)school of phyebasics of ic layout design2school of phyebasics of ic layout design3n導(dǎo)線之間（同層/不同層）、導(dǎo)線與襯底之間都存在平面電容； 上層導(dǎo)線到下層導(dǎo)線、下層導(dǎo)線到襯底之間存在邊緣電容。Capacitance is everywhere. Everything is talking to everything else.school of phyebasics of ic layout design4n由于尺寸很小，因此這些寄生參數(shù)的值也很小。 對(duì)于對(duì)電容不敏感的電路，

2、不必?fù)?dān)心； 不管是CMOS還是雙極型，只要涉及高頻，寄生會(huì)成為問題。n忽略寄生參數(shù)會(huì)毀掉你的芯片。忽略寄生參數(shù)會(huì)毀掉你的芯片。 導(dǎo)線盡可能短n減少寄生電容的方法： 采用電容最低的金屬層 繞過電路走線school of phyebasics of ic layout design5n減少寄生電容的方法 - 選擇金屬層n起主要作用的電容通常是導(dǎo)線與襯底間的電容。n如下圖，寄生參數(shù)可以把電路1的噪聲通過襯底耦合到電路2，所以要設(shè)法使所有的噪聲都遠(yuǎn)離襯底。school of phyebasics of ic layout design6n減少寄生電容的方法 - 選擇金屬層n可以通過改變金屬層來獲得較小

3、的至襯底的電容，通常最高金屬層所形成的電容總是最小的。n另外值得注意的是并不是所有工藝的最高層金屬與襯底產(chǎn)生的寄生電容都最小,它還與金屬層的寬度等其它因素有關(guān)。有些工藝中或許是 M2對(duì)地的電容要比 M4的對(duì)地電容大,所以我們不能只憑直覺來判斷, 一定要通過具體的計(jì)算來確認(rèn)。school of phyebasics of ic layout design7n減少寄生電容的方法 - 選擇金屬層nModern processes have six or more metal layers. are thin and optimized for a tight routing pitch. are o

4、ften slightly thicker for lower resistance and better current-handling capability. may be even thicker to provide a low-resistance power grid and fast global interconnect.school of phyebasics of ic layout design8n減少寄生電容的方法 - 選擇金屬層nWidening wires also increase , which somewhat from adjacent wires.nIn

5、creasing spacing between wires and leaves . This to some extent and significantly school of phyebasics of ic layout design9n減少寄生電容的方法 繞過電路走線n在某些電路的上面布金屬線,這是在數(shù)字自動(dòng)布局布線中經(jīng)常會(huì)遇到的情況。 各層金屬相互交疊,所以在反相器、觸發(fā)器等都存在寄生電容。如果不加以干預(yù)的話, 只是由布線器來操作, 那么就有可能毀了你的芯片。n在模擬電路版圖設(shè)計(jì)中,我們經(jīng)常會(huì)人為的將敏感信號(hào)隔離開來, 盡量避免在敏感電路上面走線,而只是將金屬線走在電路之間,這樣

6、寄生的參數(shù)就小一些且相對(duì)容易控制。n在數(shù)字版圖中，90%的導(dǎo)線一起布置，不必關(guān)心它們的功能；n而在模擬版圖中，對(duì)于某些功能可以不在乎寄生電容，而另一些必須注意。school of phyebasics of ic layout design10n減少寄生電容的方法 繞過電路走線school of phyebasics of ic layout design11n通過電流密度可以選擇導(dǎo)線寬度，電流大小孩影響單元間的布線方案。n翻開工藝手冊(cè),我們經(jīng)常能看到每層金屬線能夠承載的電流。通過這個(gè)參數(shù)我們可以計(jì)算所需要的金屬層寬度。例如,有一根信號(hào)線需要承載 1毫安的電流,而工藝手冊(cè)注明每微米可以走 0.

7、5毫安的電流, 那么這根金屬層的寬度至少要2微米。school of phyebasics of ic layout design12nIR壓降：n假設(shè)導(dǎo)線的方塊電阻Rsqu是0.05, 則 R = Rsqu*L/W = 0.05*（2mm/2um） = 50 V = IR = 50*1mA = 50 mV 所以計(jì)算得知電壓為50毫伏。 它對(duì)于一個(gè)電壓非常敏感的電路來講就會(huì)有很大的影響。如果這條導(dǎo)線的壓降不能超過10毫伏, 顯然這個(gè)設(shè)計(jì)就是失敗的。所以這就意味著我們必須增加導(dǎo)線寬度才能滿足這一要求。school of phyebasics of ic layout design13n為了降低寄

8、生電阻,就需要確保使用最厚的金屬層。正如我們了解的, 一般情況下, 最厚的金屬線具有最低的方塊電阻。 如果遇到相同的金屬層厚度,也可以將這幾條金屬重疊形成并聯(lián)結(jié)構(gòu),大大降低了電阻。 因此, 并聯(lián)布線是降低大電流路徑電阻的有效方法, 而且還能節(jié)省一定的面積。school of phyebasics of ic layout design14n當(dāng)電路是在一個(gè)真正的高頻的情況下工作時(shí), 導(dǎo)線也開始存在了電感效應(yīng)。 解決寄生電感的方法就是試著去模擬它, 把它當(dāng)成電路中的一部分。n首先需要盡早的完成布局,好讓電路設(shè)計(jì)者較早的看到導(dǎo)線究竟能有多長(zhǎng),然后估計(jì)出可能引起的電感。版圖設(shè)計(jì)過程中尤其注意不要因?yàn)殡?/p>

9、感耦合而影響其它部分。能否利用寄生參數(shù)？能否利用寄生參數(shù)？n從整體來說，不可以利用寄生參數(shù)得到好處。 因?yàn)榧纳鷧?shù)可以正負(fù)相差50%，無法很好地控制。 然而，可以利用寄生參數(shù)得到一點(diǎn)小外快。如把電源線和地線互相層疊起來就可以得到免費(fèi)的電源去耦電容。school of phyebasics of ic layout design15nCMOS晶體管晶體管nMOS器件本身存在兩種電容：和。 ： 平行板電容： Cgb = Cunit/area x A 源漏交疊電容： Cgs、 Cgd 總的柵電容： Cg = Cgb + Cgs + Cgd overlapcapacitanceintrinsic ca

10、pacitance(a parallel plate capacitor)Cgs(fringing)Cgd(fringing)school of phyebasics of ic layout design16nCMOS晶體管晶體管 - ： is to attract charge to invert the channel, so high gate capacitance is required to obtain high Ids. （Cpermicron has a value of about 1.52fF/um of gate width）school of phyebasics

11、of ic layout design17nCMOS晶體管晶體管 - ：邊緣交疊電容 nThe gate also has terminating on the source and drain, this leads to , called “ / ”. Cgs(fringing) = Cgsfr * W Cds(fringing) = Cdsfr * WnComparing to a nMOS transistor, we can find that in saturation of a transistor, because the fringing overlap component

12、. The fringing overlap capacitance becomes relatively more important for shorter channel transistors because it is a large fraction of the total.school of phyebasics of ic layout design18nCMOS晶體管晶體管nMOS器件本身存在兩種電容：和。 ：擴(kuò)散電容主要是由源、漏擴(kuò)散區(qū)與襯底或阱之間形成 的PN結(jié)電容。由兩部分組成：擴(kuò)散區(qū)底面結(jié)電容和邊 緣電容。 Cdb = Cjbs*（ab） + Cjbssw *（2a

13、+2b） 其中， Cjbs： 每平方um的結(jié)電容 Cjbssw: 每um的邊緣電容 a、b： 擴(kuò)散區(qū)的寬度和長(zhǎng)度school of phyebasics of ic layout design19nCMOS晶體管晶體管 - ：nBecause the depletion region thickness depends on the reverse bias, these parasitics are nonlinear, The area junction capacitance term is: Cjbs = Cj(1+Vsb/0) -Mj Mj:junction grading coef

14、ficient, 0.330.5 Cj:the junction capacitance at 0 bias 0:built-in potential, equals to (kT/q)ln(NAND/ni2) ni:intrinsic carrier concentration n and the sidewall capacitance term is of a similar form: Cjbssw = Cjsw(1+Vsb/0) -Mjswschool of phyebasics of ic layout design20nCMOS晶體管晶體管 - ： are not fundame

15、ntal to operation of the devices, but do impact circuit performance and hence are called , also called . depends on the and of the diffusion, the , the of the diffusion, and the . As diffusion has both high capacitance and high resistance, it is generally made in the layout.nFor the purpose of hand

16、estimation, you can observe that the diffusion capacitance of source and drain regions is to the gate capacitance, e.g., Cg = Cdb = Csb = 1.52fF/um of gate width.school of phyebasics of ic layout design21nCMOS晶體管晶體管n對(duì)于處于N阱中的PMOS晶體管，當(dāng)源或漏上的電壓發(fā)生變化時(shí),阱電容會(huì)使這一變化變慢。當(dāng)有一個(gè)電壓加到柵上時(shí), 柵電容會(huì)使它變慢。多晶硅柵的串聯(lián)電阻與柵電容一起形成了一個(gè)

17、 R C時(shí)間常數(shù), 它使器件進(jìn)一步變慢。幾乎器件的每一個(gè)部分都有某種電容以某種方式使器件的操作變慢。SDGonoffonoffinput signal of Ginput signal of AAschool of phyebasics of ic layout design22nCMOS晶體管晶體管n減少 CMOS器件寄生參數(shù)的技術(shù)就是減少柵的串聯(lián)電阻。任何其它在內(nèi)的寄生參數(shù)是沒有辦法改變的。如果我們降低了多晶硅柵的串聯(lián)電阻, 就降低了 R C時(shí)間常數(shù), 從而改善了器件的速度。我們可以通過把多晶硅柵分成多個(gè)“指狀“結(jié)構(gòu), 然后用導(dǎo)線將它們并聯(lián)起來以降低電阻。SDGIIIIIIIVbig si

18、ze MOSsplit into four partssimple modeschool of phyebasics of ic layout design23nCMOS晶體管晶體管 use of multiple fingersschool of phyebasics of ic layout design24CMOS閂鎖效應(yīng)及其預(yù)防閂鎖效應(yīng)及其預(yù)防n在 CMOS 電路中 PMOS 和 NMOS 經(jīng)常作互補(bǔ)晶體管使用，它們相距很近，可以形成寄生可控硅結(jié)構(gòu)，一旦滿足觸發(fā)條件，將使電路進(jìn)入低壓大電流的狀態(tài)，這就是閂鎖效應(yīng)。 造成電路功能的混亂，使電路損壞。產(chǎn)生閂鎖效應(yīng)的條件n1 環(huán)路電流增益大于

19、 1，即npn*pnp = 1 ；n2 兩個(gè)BJT發(fā)射結(jié)均處于正偏； n3 電源提供的最大電流大于PNPN器件導(dǎo)通所需維持電流IH。 school of phyebasics of ic layout design25N阱CMOS工藝中的典型PNPN可控硅結(jié)構(gòu)及其等效電路 CMOS閂鎖效應(yīng)及其預(yù)防閂鎖效應(yīng)及其預(yù)防school of phyebasics of ic layout design26n潛在的發(fā)射極(結(jié))： n綠色標(biāo)出區(qū)域是潛在的發(fā)射極(結(jié))，當(dāng)這些MOSFET作為I/O器件時(shí)，由于信號(hào)的大于VDD的overshoot，可能使PMOS的源/襯結(jié)、漏/襯結(jié)和溝道中感應(yīng)的縱向PN結(jié)(這些

20、都是縱向寄生PNP BJT的發(fā)射結(jié))正偏而發(fā)射空穴到N阱中，接著在N阱和襯底的PN 結(jié)內(nèi)建電場(chǎng)的驅(qū)動(dòng)下，漂移進(jìn)入P襯底，最終可能被橫向寄生 NPN BJT吸收而形成強(qiáng)耦合進(jìn)入latch狀態(tài)；同理，由于信號(hào)的小于GND的undershoot，可能使NMOS的源/襯結(jié)、漏/襯結(jié)和溝道中感應(yīng)的縱向PN結(jié)(這些都是橫向寄生 NPN BJT 的發(fā)射結(jié))正偏而發(fā)射電子到P襯底中， 接著在N阱和襯底的PN結(jié)內(nèi)建電場(chǎng)的驅(qū)動(dòng)下，漂移進(jìn)入N阱，最終可能被縱向寄生PNP BJT吸收而形成強(qiáng)耦合進(jìn)入latch狀態(tài)。 n另外還有兩種情形可能向襯底或N阱注入少數(shù)載流子，一，熱載流子效應(yīng)；二，ESD 保護(hù)，前者可采用加大溝

21、道長(zhǎng)度的方法解決，后者可采用在版圖中追加少數(shù)載流子保護(hù)環(huán)的方法來解決。 CMOS閂鎖效應(yīng)及其預(yù)防閂鎖效應(yīng)及其預(yù)防school of phyebasics of ic layout design27預(yù)防措施 - 一、工藝技術(shù)預(yù)防措施n為了有效地降低npn和pnp，提高抗自鎖的能力，要注意擴(kuò)散濃度的控制。對(duì)于橫向寄生PNP管，保護(hù)環(huán)是其基區(qū)的一部分，施以重?fù)诫s可降低其pnp ；對(duì)于縱向寄生NPN管，工藝上降低其npn有效的辦法是采用深阱擴(kuò)散，來增加基區(qū)寬度。此外，為了降低Rw，可采用倒轉(zhuǎn)阱結(jié)構(gòu)，即阱的縱向雜質(zhì)分布與一般擴(kuò)散法相反，高濃度區(qū)在阱底；為了降低Rs，可采用N+_si上外延N-作為襯底，實(shí)

22、驗(yàn)證明用此襯底制作的CMOS電路具有很高的抗自鎖能力。如果采用下圖所示的外延埋層CMOS電路(EBL CMOS IC)，由于襯底材料濃度很高，使寄生PNP管的橫向電阻Rs下降；又因?yàn)橼逑录尤隤+埋層，使阱的橫向電阻Rw和npn大大下降，從而大大提高電路的抗自鎖能力。CMOS閂鎖效應(yīng)及其預(yù)防閂鎖效應(yīng)及其預(yù)防school of phyebasics of ic layout design28預(yù)防措施 - 一、工藝技術(shù)預(yù)防措施CMOS閂鎖效應(yīng)及其預(yù)防閂鎖效應(yīng)及其預(yù)防外延埋層CMOS反相器剖面圖school of phyebasics of ic layout design29預(yù)防措施 - 二、版圖布

23、局設(shè)計(jì)預(yù)防措施 1吸收載流子，進(jìn)行電流分流，避免寄生雙極晶體管的發(fā)射結(jié)吸收載流子，進(jìn)行電流分流，避免寄生雙極晶體管的發(fā)射結(jié) 被正偏。被正偏。 1.1 “少數(shù)載流子保護(hù)環(huán)”： 即偽收集極，收集發(fā)射極注入襯底的少數(shù)載流子。形式有： a.位于P襯底上圍繞NMOS的被接到VDD的N+環(huán)形擴(kuò)散區(qū)； b.或位于P襯底上圍繞NMOS的被接到VDD的環(huán)形N阱。CMOS閂鎖效應(yīng)及其預(yù)防閂鎖效應(yīng)及其預(yù)防采用偽收集極的反相器剖面圖school of phyebasics of ic layout design30預(yù)防措施 - 二、版圖布局設(shè)計(jì)預(yù)防措施 1吸收載流子，進(jìn)行電流分流，避免寄生雙極晶體管的發(fā)射結(jié)吸收載流子

24、，進(jìn)行電流分流，避免寄生雙極晶體管的發(fā)射結(jié) 被正偏。被正偏。 1.2 “襯底接觸環(huán)”： 形式： 若采用普通 CMOS 工藝，它是位于芯片或某個(gè)模塊四周的被 接到地電平的 P+環(huán)形擴(kuò)散區(qū)； 若采用外延 COMS 工藝，除了以上說明的以外，還包括晶圓 背面被接到地電平的 P+擴(kuò)散區(qū)。 作用： 收集 P 襯底中的空穴，進(jìn)行電流分流，減小 P襯底中潛在的 橫向寄生 NPN BJT 發(fā)射結(jié)被正偏的幾率。 CMOS閂鎖效應(yīng)及其預(yù)防閂鎖效應(yīng)及其預(yù)防school of phyebasics of ic layout design31預(yù)防措施 - 二、版圖布局設(shè)計(jì)預(yù)防措施 2減小局部減小局部 P襯底（或襯底（或

25、N阱襯底）的電阻阱襯底）的電阻Rn和和Rp，使，使Rn和和 Rp上的電壓降減小，避免寄生雙極晶體管的發(fā)射結(jié)被正偏。上的電壓降減小，避免寄生雙極晶體管的發(fā)射結(jié)被正偏。 2.1 “多數(shù)載流子保護(hù)環(huán)”： 形式： 位于P襯底上圍繞NMOS最外圍被接到地的P+環(huán)形擴(kuò)散區(qū)； 位于N阱中圍繞PMOS最外圍的被接到VDD的N+環(huán)形擴(kuò)散區(qū)。 【注：為節(jié)省面積，多數(shù)載流子保護(hù)環(huán)常合并到襯底偏置環(huán)】 作用： P襯底上圍繞NMOS最外圍的P+多數(shù)載流子保護(hù)環(huán)用來吸收 外來的（比如來自 N 阱內(nèi)的潛在發(fā)射結(jié)）空穴； N 阱中圍繞PMOS 最外圍的N+多數(shù)載流子保護(hù)環(huán)用來吸收 外來的（比如來自N阱外的潛在發(fā)射結(jié)）電子。C

26、MOS閂鎖效應(yīng)及其預(yù)防閂鎖效應(yīng)及其預(yù)防school of phyebasics of ic layout design32預(yù)防措施 - 二、版圖布局設(shè)計(jì)預(yù)防措施 2減小局部減小局部 P襯底（或襯底（或N阱襯底）的電阻阱襯底）的電阻Rn和和Rp，使，使Rn和和 Rp上的電壓降減小，避免寄生雙極晶體管的發(fā)射結(jié)被正偏。上的電壓降減小，避免寄生雙極晶體管的發(fā)射結(jié)被正偏。 2.1 “多數(shù)載流子保護(hù)環(huán)”： CMOS閂鎖效應(yīng)及其預(yù)防閂鎖效應(yīng)及其預(yù)防采用保護(hù)環(huán)的反相器剖面圖school of phyebasics of ic layout design33預(yù)防措施 - 二、版圖布局設(shè)計(jì)預(yù)防措施 2減小局部減小

27、局部 P襯底（或襯底（或N阱襯底）的電阻阱襯底）的電阻Rn和和Rp，使，使Rn和和 Rp上的電壓降減小，避免寄生雙極晶體管的發(fā)射結(jié)被正偏。上的電壓降減小，避免寄生雙極晶體管的發(fā)射結(jié)被正偏。 2.2 “多條阱接觸”： 形式： 一般用 N 阱內(nèi)多數(shù)載流子保護(hù)環(huán)代替，而為了節(jié)省面積，多 數(shù)載流子保護(hù)環(huán)又常常合并到襯底偏置環(huán)，所以多條阱接觸 實(shí)際上常常由襯底偏置環(huán)來代替。 作用： 減小N阱內(nèi)不同位置之間的電壓降，減小N阱內(nèi)潛在的縱向寄 生PNP BJT發(fā)射結(jié)被正偏的幾率。 2.3 增加與電源線和地線的接觸孔，加寬電源線和地線，以 減小電壓降。CMOS閂鎖效應(yīng)及其預(yù)防閂鎖效應(yīng)及其預(yù)防school of

28、phyebasics of ic layout design34預(yù)防措施 - 二、版圖布局設(shè)計(jì)預(yù)防措施 3提高提高 PNPN 可控硅結(jié)構(gòu)的維持電流。可控硅結(jié)構(gòu)的維持電流。 “緊鄰源極接觸”： 形式： （假定 MOSFET 源襯相連） 用金屬層把 NMOS 的源極和緊鄰的 P 襯底偏置環(huán)相連； 用金屬層把 PMOS 的源極和緊鄰的 N 阱襯底偏置環(huán)相連。 作用： 提高 PNPN 可控硅結(jié)構(gòu)的維持電流和維持電壓，減小 PNPN 可控硅結(jié)構(gòu)被觸發(fā)的幾率。CMOS閂鎖效應(yīng)及其預(yù)防閂鎖效應(yīng)及其預(yù)防school of phyebasics of ic layout design35預(yù)防措施 - 二、版圖布

29、局設(shè)計(jì)預(yù)防措施 4減小橫向寄生雙極管的電流增益。減小橫向寄生雙極管的電流增益。 增大 NMOSFET 的源、漏極與含有縱向寄生 PNP BJT的 N 阱之間的距離，加大橫向寄生 NPN BJT 的基區(qū)寬度，從而 減小npn。該措施的缺點(diǎn)是要增大版圖面積。 5任何潛在發(fā)射極（結(jié)）的邊緣都需要追加少數(shù)載流子保護(hù)任何潛在發(fā)射極（結(jié)）的邊緣都需要追加少數(shù)載流子保護(hù) 環(huán)，以提前吸收注入襯底的少數(shù)載流子。環(huán)，以提前吸收注入襯底的少數(shù)載流子。 比如：ESD保護(hù)二極管和I/O器件的周圍都需要布局少數(shù)載流 子保護(hù)環(huán)。 在某些場(chǎng)合，為避免電磁干擾（尤其是變化磁場(chǎng)的干擾）， 這些保護(hù)環(huán)需要留有必要的開口，不可閉合。

30、 為了節(jié)省面積，這些保護(hù)環(huán)不一定要閉合，只要達(dá)到有效吸 收相關(guān)載流子的目的即可。 6根據(jù)實(shí)際需要，這些措施可以有選擇地使用。根據(jù)實(shí)際需要，這些措施可以有選擇地使用。 CMOS閂鎖效應(yīng)及其預(yù)防閂鎖效應(yīng)及其預(yù)防school of phyebasics of ic layout design36N阱CMOS工藝閂鎖效應(yīng)版圖布局設(shè)計(jì)預(yù)防措施俯視示意圖school of phyebasics of ic layout design37school of phyebasics of ic layout design38pn結(jié)收集電子/空穴的能力（如BJT的集電極）：與pn結(jié)接觸所形成的耗盡區(qū)電場(chǎng)分布有關(guān)。內(nèi)建電勢(shì) Vbi = （kT/q）ln(NAND/ni2)耗盡區(qū)寬度W = （2sVbi/qND）1/2 （NAND）最大電場(chǎng) Em = qNDW/s (ND是輕參雜的濃度) CMOS閂鎖效應(yīng)及其預(yù)防閂鎖效應(yīng)及其預(yù)防E發(fā)射區(qū)發(fā)射區(qū)基區(qū)基區(qū)集電區(qū)集電區(qū)Em1Em2PNP晶體管晶體管電場(chǎng)分布電場(chǎng)分布scho