1、青島理工大學(xué)實(shí) 驗(yàn) 報(bào) 告實(shí)驗(yàn)課程： 計(jì)算機(jī)組成原理I 實(shí)驗(yàn)日期： 2014 年 10月29日， 交報(bào)告日期：2014 年11月日，成績(jī)：實(shí)驗(yàn)地點(diǎn)：現(xiàn)代教育技術(shù)中心305（計(jì)算機(jī)實(shí)驗(yàn)室）計(jì)算機(jī)工程 學(xué)院，計(jì)算機(jī)科學(xué)與技術(shù) 專業(yè)， 班級(jí)：計(jì)算122 實(shí)驗(yàn)指導(dǎo)教師： 龔玉璽 批閱教師：龔玉璽同組學(xué)生姓名郝興明徐鵬學(xué)號(hào)201207051201207065一、實(shí)驗(yàn)課題：(1)主要元件設(shè)計(jì) 1程序計(jì)數(shù)器 功能要求：8位二進(jìn)制計(jì)數(shù)器，同步并行置數(shù)，同步復(fù)位（清零），三態(tài)輸出。 提示：注意程序計(jì)數(shù)器的“自動(dòng)加一”功能。 2數(shù)據(jù)寄存器 功能要求：8位，同步并行置數(shù)，雙向三態(tài)輸出。 3地址寄存器 功能要求：8位

2、，同步并行置數(shù)，三態(tài)輸出。 4指令寄存器 功能要求：8位，同步并行置數(shù)。 5指令譯碼器功能要求：3-8譯碼器。 (2)仿真 設(shè)計(jì)仿真波形數(shù)據(jù)，要考慮到所有可能的情況。在實(shí)驗(yàn)報(bào)告中必須清楚說(shuō)明仿真波形數(shù)據(jù)是怎樣設(shè)計(jì)的。二、邏輯設(shè)計(jì)：1、程序計(jì)數(shù)器的設(shè)計(jì)Q7Q6Q5Q4Q3Q2Q1Q0cZrldetclkD7D6D5D3D2D1D4D08位程序計(jì)數(shù)器8位程序計(jì)數(shù)器系統(tǒng)框圖端口說(shuō)明：et：控制程序計(jì)數(shù)器自動(dòng)加一的控制端ld：預(yù)置數(shù)控制端r：同步清零端clk：時(shí)鐘信號(hào)z：三態(tài)控制端口c：進(jìn)位輸出端口q：輸出端口d：預(yù)置數(shù)端口。2、數(shù)據(jù)寄存器的設(shè)計(jì)：zQ7Q6Q4Q08位地址寄存器loaddloadqz

3、qzdQ7Q6Q5Q4Q3Q2Q1Q0D1D7D6D5D4D3D2D08位數(shù)據(jù)寄存器8位數(shù)據(jù)寄存器系統(tǒng)框圖端口說(shuō)明：clk：時(shí)鐘信號(hào)zd,zq：三態(tài)控制端口，其中zd控制d端的三態(tài)輸出，zq控制q端的三態(tài)輸出loadd，loadq：同步置數(shù)端口，loadd控制d端的同步輸入，loadq控制q端的同步輸入d,q：雙向三態(tài)輸入輸出3、地址寄存器設(shè)計(jì)：8位地址寄存器系統(tǒng)框圖Q5Q3Q2Q1LoadclkclkD2D1D3D7D6D5D4D0端口說(shuō)明：clk：時(shí)鐘信號(hào)load：同步置數(shù)端口z：控制三態(tài)輸出d：輸入端口q：輸入端口4、指令寄存器的設(shè)計(jì)：8位指令寄存器系統(tǒng)框圖Q7Q6Q5Q3Q4Q2Q1Q

4、0指令譯碼器8位指令寄存器D7D6D5D2D4D3D1D0Loadclk端口說(shuō)明：clk：時(shí)鐘信號(hào)load：同步置數(shù)端口d：輸入端口q：輸入端口5、指令譯碼器的設(shè)計(jì)：Y0Y1Y2Y4Y7Y6Y5Y3A2A1A0指令譯碼器系統(tǒng)框圖端口說(shuō)明：A：指令碼輸入端，高電平有效Y：指令碼譯碼后的輸出端。低電平有效。三、VHDL程序8位程序計(jì)數(shù)器：-eight_countlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity eight_count isport( -et控制自動(dòng)加1的端口-clk時(shí)鐘信號(hào)-c進(jìn)

5、位輸出-z三態(tài)們 z=1-ld預(yù)制數(shù)控制端 ld=0-r同步清零端 r=0有效et,clk,z,ld,r :in std_logic;c : out std_logic;d : in unsigned(7 downto 0);q : out unsigned(7 downto 0);end eight_count;architecture behave of eight_count issignal iq : unsigned(7 downto 0);beginprocess (clk,et,z,ld,r)beginif rising_edge(clk) thenif r = '0&#

6、39; then-同步清零iq<=(others=>'0');elsif ld = '0' then iq<=d;-預(yù)制數(shù)elsif et = '1' then iq<=iq+1;-計(jì)數(shù)end if;end if;if iq = 255 then c <='1'-計(jì)數(shù)到255，產(chǎn)生進(jìn)位else c<='0'end if;q<=iq;if z = '1' then -三態(tài)們關(guān)閉 c<='Z' q<=(others=>'

7、Z');end if;end process;end behave;8位數(shù)據(jù)寄存器：-data registerlibrary ieee;use ieee.std_logic_1164.all;entity data_register isport(-clk時(shí)鐘信號(hào)-zq控制q端口的三態(tài)-zd控制d端口的三態(tài)-load1,load2同步并行置數(shù).loadd控制d，loadq控制q-d輸入輸出雙向端口-q輸入輸出端口clk,zd,zq,loadd,loadq : in std_logic;d : inout std_logic_vector(7 downto 0);q : inout s

8、td_logic_vector(7 downto 0);end data_register;architecture behave of data_register issignal iq : std_logic_vector(7 downto 0);begin process(clk,zd,zq,loadd,loadq)beginif rising_edge(clk) thenif loadd = '1' and zd = '0' then-因?yàn)閐是雙向端口，當(dāng)d作為輸入端口時(shí)， -d作為輸出端口時(shí)應(yīng)該是高阻態(tài),否則會(huì)產(chǎn)生線與 iq <=d; d<

9、=(others=>'Z');end if;if loadq = '1' and zq = '0' theniq<=q;q<=(others=>'Z');end if;end if;if zd = '0' then -三態(tài)門關(guān)閉d<=(others=>'Z');else d<=iq;end if;if zq = '0' then-三態(tài)門關(guān)閉q<=(others=>'Z');else q<=iq;end if;

10、end process;end behave ;8位地址寄存器-address_registerlibrary ieee;use ieee.std_logic_1164.all;entity address_register isport (-load同步并行置數(shù)-z三態(tài)輸出 z=1 is valide signal-d輸入-q輸出load ,z ,clk : in std_logic;d : in std_logic_vector(7 downto 0);q : out std_logic_vector(7 downto 0);end address_register;architectur

11、e behave of address_register issignal iq : std_logic_vector(7 downto 0);beginprocess(clk,z,load)beginif rising_edge(clk) and load = '1' theniq<=d;end if;if z='1' thenq<=(others=>'Z');elseq<=iq;end if;end process;end behave;8位指令寄存器：library ieee;use ieee.std_logic_1

12、164.all;entity instruction_register isport(clk ,load : in std_logic;d : in std_logic_vector(7 downto 0);q : out std_logic_vector(7 downto 0);end instruction_register;architecture behave of instruction_register issignal save : std_logic_vector(7 downto 0);begin process(clk , load)beginif rising_edge(

13、clk) and load='1' thensave<=d;end if;q<=save;end process;end behave;指令譯碼器(3-8譯碼器)：-Decodelibrary ieee;use ieee.std_logic_1164.all;entity decode isport(A : in std_logic_vector(2 downto 0);-輸入Y : out std_logic_vector(7 downto 0)-輸出);end decode; architecture de_behave of decode is signal

14、s: std_logic;beginprocess(A)begincase A iswhen "000"=> Y<="11111110"when "001"=> Y<="11111101"when "010"=> Y<="11111011"when "011"=> Y<="11110111"when "100"=> Y<="11101111&quo

15、t;when "101"=> Y<="11011111"when "110"=> Y<="10111111"when "111"=> Y<="01111111"end case;end process;end de_behave;四、仿真設(shè)計(jì)：8位程序計(jì)數(shù)器仿真設(shè)計(jì)：程序計(jì)數(shù)器的仿真設(shè)計(jì)的要點(diǎn)在于驗(yàn)證：1、 程序在加1控制端有效的時(shí)候是否具有自動(dòng)加1的功能。2、 r同步置數(shù)端口的有效性。3、 ld預(yù)置數(shù)端口的有效性。4、 z三態(tài)端口的有效性

16、。5、 控制加1端口et的有效性。令數(shù)據(jù)從00000000開始計(jì)數(shù)，觀察數(shù)據(jù)是否是相鄰數(shù)據(jù)相差1位，同時(shí)在加1的過(guò)程中間插入r=0，ld=0，z=1，et=0信號(hào)，已驗(yàn)證其功能是否實(shí)現(xiàn)，如果這些功能實(shí)現(xiàn)了，則相應(yīng)的輸出端，分別會(huì)顯示出0000000,置入的數(shù)據(jù)，三態(tài)，上一次計(jì)數(shù)時(shí)的輸出數(shù)據(jù)。8位數(shù)據(jù)寄存器仿真設(shè)計(jì)：數(shù)據(jù)寄存器的仿真設(shè)計(jì)的要點(diǎn)在于驗(yàn)證：1、 能否從q、d端口分別讀入數(shù)據(jù)，能否在三態(tài)門打開時(shí)正確輸出寄存器中的數(shù)據(jù)。2、 三態(tài)門是否有效。仿真數(shù)據(jù)：1、 在clk上升是從d端口置入數(shù)據(jù)11111111，同時(shí)l同步置數(shù)端loadd打開,loadq=0,zd=0,zq=0.2、 下一個(gè)時(shí)鐘

17、上升沿:loadq=0,loadd=0,zd=0,zq=1.3、 下一個(gè)時(shí)鐘上升沿：loadq=0,loadd=0,zd=1,zq=04、 下一個(gè)時(shí)鐘上升沿,從q端口置入數(shù)據(jù)11110000，通知同步置數(shù)端loadq打開，loadd=0,zd=0,zq=05、 下一個(gè)時(shí)鐘上升沿：loadd=0,loadq=0,zd=1,zq=1.6、 下一個(gè)時(shí)鐘上升沿：loadq=1,loadd=0,zd=1,z1=0（用于驗(yàn)證一端輸入一端輸出發(fā)生的情況）7、 下一個(gè)時(shí)鐘上升沿：zd=1,z1=1,loadd=0,loadq=08位地址寄存器的仿真設(shè)計(jì)：地址寄存器的仿真設(shè)計(jì)要點(diǎn)在于驗(yàn)證：1、 同步置數(shù)功能是否

18、有效2、 三態(tài)輸出是否有效。仿真數(shù)據(jù)：1、 時(shí)鐘上升沿d=11111111,load=1,z=02、 下一個(gè)時(shí)鐘上升沿：load=0,d=00000001,z=03、 下一個(gè)時(shí)鐘上升沿：load=1,d=00000010,z=04、 下一個(gè)時(shí)鐘上升沿：load=1,d=00000011,z=18位指令寄存器的仿真設(shè)計(jì)：指令寄存器的設(shè)計(jì)在于驗(yàn)證期同步置數(shù)端是否有效。仿真數(shù)據(jù)：1. 時(shí)鐘上升沿：load=0,d=000000012. 下一個(gè)時(shí)鐘上升沿：load=1,d=000000103. 下一個(gè)時(shí)鐘上升沿：load=0,d=000000114. 下一個(gè)時(shí)鐘上升沿：load=1,d=000001005. 下一個(gè)時(shí)鐘上升沿：load=0,d=00000101指令譯碼器的設(shè)計(jì)：指令譯碼器一共有8種情況全部仿真