1、 數(shù)字邏輯與電路實(shí)驗(yàn) 實(shí)驗(yàn)一基本邏輯門的邏輯功能測試與應(yīng)用一、實(shí)驗(yàn)?zāi)康?、掌握集成非門、或門、與非門、或非門、異或門的邏輯功能及功能轉(zhuǎn)換； 2、掌握TTL、CMOS器件的使用規(guī)則；3、熟悉數(shù)字邏輯與數(shù)字電路實(shí)驗(yàn)箱的結(jié)構(gòu)、基本功能和使用方法。 實(shí)驗(yàn)一二、實(shí)驗(yàn)原理和內(nèi)容在數(shù)字系統(tǒng)中，除應(yīng)用與、或、非三種基本邏輯運(yùn)算之外，還廣泛應(yīng)用與、或、非的不同組合，最常見的復(fù)合邏輯運(yùn)算有與非、或非、與或非、異或和同或等。（1）與非門外引線功能端排列分別如圖1-1 和1-2 所示。實(shí)驗(yàn)一圖1-1 74LS00 四兩輸入與非門 圖1-2 74LS20 雙四輸入與非門 實(shí)驗(yàn)一（2）非門外引線功能端排列如圖1-3 所示

2、。（3）異或門外引線功能端排列如圖1-4 所示。圖1-3 74LS04 六反相器 圖1-4 74LS86 四異或門 實(shí)驗(yàn)一三、實(shí)驗(yàn)儀器、設(shè)備和器件1、數(shù)字邏輯電路實(shí)驗(yàn)箱 一臺。2、集成電路74LS00、74LS04、74LS20、74LS32、74LS86。實(shí)驗(yàn)一四、實(shí)驗(yàn)內(nèi)容與步驟 驗(yàn)證集成非門（74LS04）、或門（74LS32）、與非門（74LS00）(74LS20)、或非門（CD4001）、異或門（74LS86）的邏輯功能。先查找相應(yīng)集成芯片管腳圖，如圖1-5所示為與非門74LS00的管腳圖，管腳標(biāo)“VCC”接電源5V，管腳標(biāo)“GND”接電源“地”，使芯片處于工作狀態(tài)。以與非門為例按圖1

3、-6接線，門的輸入端接邏輯開關(guān)輸出插口，以提供“0”與 “1”電平信號，開關(guān)向上，輸出邏輯“1”，向下為邏輯“0”。實(shí)驗(yàn)一門的輸出端接由 LED發(fā)光二極管組成的邏輯電平顯示器（又稱01指示器）的顯示插口，LED亮為邏輯“1”， 不亮為邏輯“0”。按表1-1真值表逐個(gè)測試各集成片的邏輯功能。圖1-5 74LS00的管腳圖 圖1-6 與非門邏輯功能測試實(shí)驗(yàn)一YBA& 圖1-7 用與非門組成異或門邏輯電路 表 1-1實(shí)驗(yàn)二：譯碼器及其應(yīng)用 一、實(shí)驗(yàn)?zāi)康?、掌握譯碼器的功能特點(diǎn)及使用方法； 2、掌握譯碼器實(shí)現(xiàn)邏輯函數(shù)的方法。二、實(shí)驗(yàn)原理和內(nèi)容二進(jìn)制譯碼器74LS138。實(shí)驗(yàn)二三個(gè)譯碼輸入端（又稱地址輸

4、入端）A2、A1、A0，八個(gè)譯碼輸出端Y0Y7，以及三個(gè)控制端（又稱使能端）S1、S2、S3。當(dāng)S11、S2S30（即S1=1, S2、S3均為0）時(shí)，譯碼器處于工作狀態(tài)。當(dāng)S10，S2S3 X時(shí)，或 S1X，S2S31時(shí)，譯碼器被禁止，所有輸出同時(shí)為1。實(shí)驗(yàn)二用譯碼器實(shí)現(xiàn)組合邏輯函數(shù)F（A，B，C）把38譯碼器74LS138地址輸入端（A2、A1、A0）作為邏輯函數(shù)的輸入變量（A、B、C），譯碼器的每個(gè)輸出端Yi 都與某一個(gè)最小項(xiàng)mi 相對應(yīng)，加上適當(dāng)?shù)拈T電路，就可以利用二進(jìn)制譯碼器實(shí)現(xiàn)組合邏輯函數(shù)。實(shí)驗(yàn)二三、實(shí)驗(yàn)儀器、設(shè)備和器件1、數(shù)字邏輯電路實(shí)驗(yàn)箱 一臺2、集成電路74LS00、74LS

5、04、74LS138一只。 四、實(shí)驗(yàn)要求要求學(xué)生自己復(fù)習(xí)有關(guān)譯碼器的原理，查閱有關(guān)二進(jìn)制譯碼器實(shí)現(xiàn)組合邏輯函數(shù)的方法；根據(jù)實(shí)驗(yàn)任務(wù)，畫出所需的實(shí)驗(yàn)線路及記錄表格。五、實(shí)驗(yàn)內(nèi)容譯碼器邏輯功能測試1、按圖2-1 接線。圖2-1 譯碼器邏輯功能測試表2-12、根據(jù)表2-1，利用開關(guān)設(shè)置S1、S2、S3、及A2、A1、A0 的狀態(tài)，借助指示燈觀測Q0Q7 的狀態(tài)，記入表2-1中。任意狀態(tài)3、用38線譯碼器設(shè)計(jì)一個(gè)電路，主裁判同意情況下，三名副裁判多數(shù)同意成績被承認(rèn)。00000000000101110 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1

6、1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1FA B C D表3-29 真值表令A(yù)=S1為控制端，B,C,D為地址輸入： B=A2, C=A1,D=A04、用3-8 譯碼器和必要的門電路實(shí)現(xiàn)邏輯函數(shù)74LS138A1A0A2“1”BCA &F六、實(shí)驗(yàn)報(bào)告要求1、根據(jù)實(shí)驗(yàn)結(jié)果分析譯碼器的邏輯功能。2、寫出所設(shè)計(jì)電路的邏輯表達(dá)式和真值表，畫出邏輯電路圖。3、總結(jié)譯碼器設(shè)計(jì)組合電路的方法。4、指出實(shí)驗(yàn)過程中存在的問題，并提出相應(yīng)的改進(jìn)方法。實(shí)驗(yàn)三：全加器一、實(shí)驗(yàn)?zāi)康?、掌握全加器的功能及測試方法； 2、熟悉全加器的應(yīng)用。二、實(shí)

7、驗(yàn)原理和內(nèi)容兩個(gè)多位二進(jìn)制數(shù)相加時(shí)除了最低位以外，每一位都應(yīng)該考慮來自低位的進(jìn)位。將兩個(gè)對應(yīng)位的加數(shù)和來自低位的進(jìn)位3個(gè)數(shù)相加，這種運(yùn)算稱為全加，所用的電路稱為全加器。即每一位全加器有3個(gè)輸入端：Ai（被加數(shù)）、Bi（加數(shù)）、Ci-1（低位向本位的進(jìn)位），2個(gè)輸出端：Si（和）和Ci+1（向高位的進(jìn)位）。根據(jù)二進(jìn)制加法運(yùn)算規(guī)則可列出全加器真值表，如表3-1所示。實(shí)驗(yàn)三表3-1實(shí)驗(yàn)三圖3-1 用異或門構(gòu)成全加器三、實(shí)驗(yàn)儀器、設(shè)備和器件1、數(shù)字邏輯電路實(shí)驗(yàn)箱 一臺2、集成電路74LS04、74LS54各一只。四、實(shí)驗(yàn)要求1、要求學(xué)生自己復(fù)習(xí)有關(guān)全加器的原理，查閱有關(guān)利用全加器實(shí)現(xiàn)多位二進(jìn)制的加法/

8、減法運(yùn)算及十進(jìn)制運(yùn)算的方法；根據(jù)實(shí)驗(yàn)任務(wù)，畫出所需的實(shí)驗(yàn)線路及記錄表格；2、要求學(xué)生能適當(dāng)了解一些科研過程，培養(yǎng)學(xué)生發(fā)現(xiàn)問題、分析問題、解決問題的能力；3、要求學(xué)生能獨(dú)立操作每一個(gè)實(shí)驗(yàn)步驟，了解和掌握其相關(guān)的原理，培養(yǎng)學(xué)生熟練的試驗(yàn)操作。五、實(shí)驗(yàn)內(nèi)容1.用與非門、異或門器件組成一全加器。2.用與或非門、異或門器件組成一全加器。A i=1=1C i-111C iB iS iC i-1A iB iS iC i六、實(shí)驗(yàn)報(bào)告要求1、每人一份實(shí)驗(yàn)報(bào)告，寫出試驗(yàn)內(nèi)容與步驟，畫出邏輯圖；2、嚴(yán)格按照實(shí)驗(yàn)步驟記錄實(shí)驗(yàn)數(shù)據(jù)，根據(jù)實(shí)驗(yàn)結(jié)果分析全加器的邏輯功能；3、指出實(shí)驗(yàn)過程中存在的問題，并提出相應(yīng)的改進(jìn)方法。實(shí)驗(yàn)注意事項(xiàng)1、實(shí)驗(yàn)前按實(shí)驗(yàn)箱使用說明先檢查電源是否正常。然后選擇實(shí)驗(yàn)用的集成電路，按實(shí)驗(yàn)電路圖接好連線，特別注意Vcc及地