8.1可編程邏輯器件PLD概述8.2可編程只讀存儲(chǔ)PROM和可編程邏輯陣列PLA8.3可編程邏輯器件PAL和通用邏輯陣列GAL第八章可編程邏輯器件連接線與點(diǎn)增多抗干擾下降傳統(tǒng)的邏輯系統(tǒng)，當(dāng)規(guī)模增大時(shí)（SSIMSI)焊點(diǎn)多，可靠性下降系統(tǒng)規(guī)模增加成本升高功耗增加占用空間擴(kuò)大

從邏輯器件的功能和使用方法看，最初的邏輯器件全部采用標(biāo)準(zhǔn)通用片，后來(lái)發(fā)展到采用用戶(hù)片和現(xiàn)場(chǎng)片。

通用片的功能是器件廠制造時(shí)定死的，用戶(hù)只能拿來(lái)使用而不能改變其內(nèi)部功能。

通用片有門(mén)、觸發(fā)器、多路開(kāi)關(guān)、加法器、寄存器、計(jì)數(shù)器、譯碼器等邏輯器件和隨機(jī)讀寫(xiě)存儲(chǔ)器件。

用戶(hù)片是完全按用戶(hù)要求設(shè)計(jì)的VLSI器件。它對(duì)用戶(hù)來(lái)講是優(yōu)化的，但是設(shè)計(jì)周期長(zhǎng)，設(shè)計(jì)費(fèi)用高，通用性低，銷(xiāo)售量少。用戶(hù)片一般稱(chēng)為專(zhuān)用集成電路(ASIC)，但是它也向通用方向發(fā)展。

由于通用片和全用戶(hù)片的使用范圍有限，20世紀(jì)70年代以后陸續(xù)出現(xiàn)了用戶(hù)可在現(xiàn)場(chǎng)更改其內(nèi)容(功能)的現(xiàn)場(chǎng)片，如EPROM，F(xiàn)PLA，PAL，GAL，F(xiàn)PGA等一類(lèi)可編程邏輯器件，通稱(chēng)為PLD器件。它們規(guī)整通用，適合采用高集成度技術(shù)，因此，在數(shù)字系統(tǒng)中得到了迅速的應(yīng)用。

半定制標(biāo)準(zhǔn)單元（StandardCell）門(mén)陣列（GateArray）可編程邏輯器件（ProgrammableLogicDevice，PLD）近年來(lái)PLD從芯片密度、速度等方面發(fā)展迅速，已成為一個(gè)重要分支。專(zhuān)用集成電路（簡(jiǎn)稱(chēng)ASIC）ApplicationSpecificIntegratedCircuit

系統(tǒng)放在一個(gè)芯片內(nèi)ASIC全定制（FullCustomDesignIC)半定制（Semi-CustomDesignIC）MAX7128S8.1可編程邏輯器件PLD概述8.2可編程只讀存儲(chǔ)PROM和可編程邏輯陣列PLA8.3可編程邏輯器件PAL和通用邏輯陣列GAL第八章可編程邏輯器件PLD的基本結(jié)構(gòu)與門(mén)陣列或門(mén)陣列乘積項(xiàng)和項(xiàng)輸入電路輸入信號(hào)互補(bǔ)輸入輸出電路輸出函數(shù)反饋輸入信號(hào)PLD是70年代發(fā)展起來(lái)的新型邏輯器件，是一種通用大規(guī)模集成電路，用于LSI和VLSI設(shè)計(jì)中，采用軟件和硬件相結(jié)合的方法設(shè)計(jì)所需功能的數(shù)字系統(tǒng)。相繼出現(xiàn)了ROM、PROM、PLA、PAL、GAL、EPLD和FPGA等，它們組成基本相似。可編程邏輯器件PLD的發(fā)展歷程70年代80年代90年代PROM和PLA器件FPLA和PAL器件GAL器件FPGA器件EPLD器件CPLD器件內(nèi)嵌復(fù)雜功能模塊的可編程片上系統(tǒng)

SoPC70年代初期的PLD

主要是可編程只讀存儲(chǔ)器(PROM)和可編程邏輯陣列(PLA)。在PROM中，與門(mén)陣列是固定的，或門(mén)陣列是可編程的；器件采用熔斷絲工藝，一次性編程使用。70年代末期的PLD

出現(xiàn)了可編程陣列邏輯(PAL)器件。在PAL器件中，與門(mén)陣列是可編程的，或門(mén)陣列是固定連接的，它有多種輸出和反饋結(jié)構(gòu)，為數(shù)字邏輯設(shè)計(jì)帶來(lái)了一定的靈活性。但PAL仍采用熔斷絲工藝，一次性編程使用。80年代中期的PLD

通用陣列邏輯(GAL)器件問(wèn)世，并取代了PAL。GAL器件是在PAL器件基礎(chǔ)上發(fā)展起來(lái)的新一代器件。和PAL一樣，它的與門(mén)陣列是可編程的，或門(mén)陣列是固定的。但由于采用了高速電可擦CMOS工藝，可以反復(fù)擦除和改寫(xiě)，很適宜于樣機(jī)的研制。它具有CMOS低功耗特性，且速度可以與TTL可編程器件相比。特別是在結(jié)構(gòu)上采用了“輸出邏輯宏單元”電路，為用戶(hù)提供了邏輯設(shè)計(jì)和使用上的較大靈活性。80年代中后期的PLD

80年代后期問(wèn)世的FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)器件，F(xiàn)PGA屬于較高密度的PLD器件。

FPGA的基本結(jié)構(gòu)有兩類(lèi)：一類(lèi)是在PAL基礎(chǔ)上加以改進(jìn)和擴(kuò)展形成的；另一類(lèi)是邏輯單元型，邏輯單元之間是互聯(lián)陣列。這些資源可由用戶(hù)編程。90年代的SoPC

System-on-a-Programmable-Chip，即可編程片上系統(tǒng)。

用可編程邏輯技術(shù)把整個(gè)系統(tǒng)放到一塊硅片上，稱(chēng)作SOPC。可編程片上系統(tǒng)（SOPC）是一種特殊的嵌入式系統(tǒng)：首先它是片上系統(tǒng)（SOC），即由單個(gè)芯片完成整個(gè)系統(tǒng)的主要邏輯功能；其次，它是可編程系統(tǒng)，具有靈活的設(shè)計(jì)方式，可裁減、可擴(kuò)充、可升級(jí)，并具備軟硬件在系統(tǒng)可編程的功能。

SOPC是PLD和ASIC技術(shù)融合的結(jié)果，被稱(chēng)為“半導(dǎo)體產(chǎn)業(yè)的未來(lái)”。可編程邏邏輯器件件的分類(lèi)類(lèi)按集成度度(PLD)分分類(lèi):根據(jù)有無(wú)無(wú)寄存功功能：可編程組合合邏輯器件件可編程時(shí)序序邏輯器件件按內(nèi)部電路路組成：PLA（可可編程邏輯輯陣列）PGA（可可編程門(mén)陣陣列）按編程方式式：熔絲編程光擦編程電擦編程在線編程（1）與固固定、或編編程：ROM和PROM（2）與或或全編程：：PLA（3）與編編程、或固固定：PAL、GAL和HDPLD(高密度PLD）PLD基本本結(jié)構(gòu)大致致相同，根根據(jù)與或陣陣列是否可可編程分為為三類(lèi)：PLDPROM----可可編程存儲(chǔ)儲(chǔ)器PLA----可編編程邏輯陣陣列PAL----可編編程陣列邏邏輯GAL----通用用可編程陣陣列邏輯FPGA----現(xiàn)現(xiàn)場(chǎng)可編程程門(mén)陣列ispLSI----在系統(tǒng)統(tǒng)可編程大大規(guī)模集成成電路1.與固定定、或編程程：與陣列全固固定，即全全譯碼；ROM和PROM2.與、或或全編程：：代表器件是是PLA（ProgrammableLogicArray）），下圖給出了了PLA的的陣列結(jié)構(gòu)構(gòu)，在PLD中，它它的靈活性性最高。由由于與或陣陣列均能編編程的特點(diǎn)點(diǎn)，在實(shí)現(xiàn)現(xiàn)函數(shù)時(shí)，，只需形成成所需的乘乘積項(xiàng)，使使陣列規(guī)模模比PROM小得多多。3.與編程程、或固定定：代表器件PAL（ProgrammableArrayLogic）和GAL（GenericArrayLogic））。，這種結(jié)構(gòu)中中，或陣列列固定若干干個(gè)乘積項(xiàng)項(xiàng)輸出，見(jiàn)見(jiàn)下圖。PLD的性性能特點(diǎn)采用PLD設(shè)計(jì)數(shù)字字系統(tǒng)和中中小規(guī)模相相比具有如如下特點(diǎn)：：1.減小系統(tǒng)體體積：?jiǎn)纹琍LD有很高的的密度，可可容納中小小規(guī)模集成成電路的幾幾倍到十幾幾倍。2.增強(qiáng)邏輯設(shè)設(shè)計(jì)的靈活活性：使用PLD器件設(shè)計(jì)計(jì)的系統(tǒng)，，可以不受受標(biāo)準(zhǔn)系列列器件在邏邏輯功能上上的限制。。3.縮短設(shè)計(jì)周周期：由于有可編編程特性，，用PLD設(shè)計(jì)一個(gè)個(gè)系統(tǒng)所需需時(shí)間比傳傳統(tǒng)方式大大為縮短。。4.提高系統(tǒng)處處理速度：：用PLD與與或兩級(jí)結(jié)結(jié)構(gòu)實(shí)現(xiàn)任任何邏輯功功能，比用用中小規(guī)模模器件所需需的邏輯級(jí)級(jí)數(shù)少。這這不僅簡(jiǎn)化化了系統(tǒng)設(shè)設(shè)計(jì)，而且且減少了級(jí)級(jí)間延遲，，提高了系系統(tǒng)的處理理速度。7.系統(tǒng)具有加加密功能：：某些PLD器件，如如GAL或或高密度可可編程邏輯輯器件本身身具有加密密功能。設(shè)設(shè)計(jì)者在設(shè)設(shè)計(jì)時(shí)選中中加密項(xiàng)，，可編程邏邏輯器件就就被加密，，器件的邏邏輯功能無(wú)無(wú)法被讀出出，有效地地防止邏輯輯系統(tǒng)被抄抄襲。5.降低系統(tǒng)成成本：由于PLD集成度高高，測(cè)試與與裝配的量量大大減少少，避免了了改變邏輯輯帶來(lái)的重重新設(shè)計(jì)和和修改，有有效地降低低了成本。。6.提高系統(tǒng)的的可靠性：：用PLD器器件設(shè)計(jì)的的系統(tǒng)減少少了芯片和和印制板數(shù)數(shù)量，增加加了平均壽壽命,減減少相互間間的連線，，提高抗干干擾能力，，從而增加加了系統(tǒng)的的可靠性。。PLD的邏邏輯符號(hào)表表示方法1.輸入緩緩沖器表示示方法AAA2.與門(mén)和和或門(mén)的表表示方法ABCDF1固定連接編程連接F1=A??B?CABCDF2F2=B+C+DPLD具有有較大的與與或陣列，，邏輯圖的的畫(huà)法與傳統(tǒng)統(tǒng)的畫(huà)法有有所不同下圖給出最最簡(jiǎn)單的PROM電電路圖，右右圖是左圖圖的簡(jiǎn)化形形式。實(shí)現(xiàn)的函數(shù)數(shù)為：固定連接點(diǎn)點(diǎn)（與）編程連接點(diǎn)點(diǎn)（或）8.1可可編程邏邏輯器件PLD概述述8.2可可編程只只讀存儲(chǔ)PROM和和可編程邏輯輯陣列PLA8.3可可編程邏邏輯器件PAL和通用邏輯陣陣列GAL第八章可可編程邏輯輯器件一、可編程程只讀存儲(chǔ)儲(chǔ)器PROMPROM(ProgrammableRead-OnlyMemory)的結(jié)構(gòu)是與陣列固定、或陣列可編程的PLD器件，對(duì)于有大量輸入信號(hào)的PROM，比較適合作為存儲(chǔ)器來(lái)存放數(shù)據(jù)，它在計(jì)算機(jī)系統(tǒng)和數(shù)據(jù)自動(dòng)控制等方面起著重要的作用。對(duì)于較少的輸入信號(hào)組成的與陣列固定、或陣列可編程的器件中，也可以很方便地實(shí)現(xiàn)任意組合邏輯函數(shù)。例1：下圖是一個(gè)個(gè)8（字線線）×4（（數(shù)據(jù)）的的存儲(chǔ)器數(shù)數(shù)據(jù)陣列圖圖。數(shù)據(jù)輸出端字線如當(dāng)?shù)刂反a碼A2A1A0＝000時(shí)時(shí)，通過(guò)地地址譯碼器器，使字線線P0＝1，將字字線P0上的存儲(chǔ)單單元存儲(chǔ)的的數(shù)據(jù)0000輸出出，即D0～D3＝0000。例：用PROM實(shí)現(xiàn)現(xiàn)以下邏輯輯函數(shù)：解：1&≥1Y0Y1Y2ABC11&&&&&&&≥1≥1ABCABCABCABC對(duì)于大多數(shù)數(shù)邏輯函數(shù)數(shù)而言，并并不需要使使用全部最最小項(xiàng)，造造成浪費(fèi)例：試用適當(dāng)容容量的PROM實(shí)現(xiàn)現(xiàn)兩個(gè)兩位位二進(jìn)制數(shù)數(shù)比較的比較器。。（1）兩個(gè)個(gè)兩位二進(jìn)進(jìn)制數(shù)分別別為A1A0和B1B0，當(dāng)A1A0大于B1B0時(shí)，F(xiàn)1＝1，A1A0等于B1B0時(shí)，F(xiàn)2＝1，A1A0小于B1B0時(shí)，F(xiàn)3＝1，下表表給出了兩兩位二進(jìn)制制和比較結(jié)結(jié)果的輸入入輸出對(duì)照照表，由此可寫(xiě)出出輸出邏輯輯函數(shù)的最最小項(xiàng)表達(dá)達(dá)式為：F1＝m（4,8,9,12,13,14））F2＝m（0,5,10,15）F3＝m（1,2,3,6,7,11）（2）把A1A0和B1B0作為PROM的輸入入信號(hào)，F(xiàn)1、F2和F3為或陣列的的輸出，下下圖是用PROM實(shí)實(shí)現(xiàn)比較器器的陣列圖圖。（3）選用用PROM的容量為為16×3位即可滿(mǎn)滿(mǎn)足要求。。F1＝m（4,8,9,12,13,14））F2＝m（0,5,10,15）F3＝m（1,2,3,6,7,11）例：試用PROM實(shí)實(shí)現(xiàn)4位二二進(jìn)制碼到到Gray碼的轉(zhuǎn)換換。轉(zhuǎn)換真值表表與陣列或陣列A2A1A0A3D2D1D0D3以PROM實(shí)現(xiàn)簡(jiǎn)單單的組合邏邏輯電路函函數(shù)是很方方便的一般的PROM輸入入的地址線線都較多，，容量也較較大，又由由于PROM的與陣陣列固定，，必須進(jìn)行行全譯碼，，要產(chǎn)生全全部的最小小項(xiàng)。實(shí)際上，大大多數(shù)組合合邏輯函數(shù)數(shù)的最小項(xiàng)項(xiàng)不超過(guò)40個(gè)，則使得得PROM芯片的面面積利用率率不高，功功耗增加。。為解決這這一問(wèn)題，，考慮與陣陣列也設(shè)計(jì)計(jì)成可編程程形式來(lái)實(shí)實(shí)現(xiàn)組合邏邏輯，這就就是可編程邏輯輯陣列PLA。二、可編程程邏輯陣列列PLA可編程邏輯輯陣列PLA和PROM相比比之下，有有如下特點(diǎn)點(diǎn)：（二）PROM與陣陣列是全譯譯碼的形式式，而PLA是根據(jù)據(jù)需要產(chǎn)生生乘積項(xiàng)，，從而減小小了陣列的的規(guī)模。（三）PROM實(shí)現(xiàn)現(xiàn)的邏輯函函數(shù)采用最最小項(xiàng)表達(dá)達(dá)式來(lái)描述述；而用PLA實(shí)現(xiàn)現(xiàn)邏輯函數(shù)數(shù)時(shí)，運(yùn)用用簡(jiǎn)化后的的最簡(jiǎn)與或式式，即由與陣陣列構(gòu)成乘乘積項(xiàng)，根根據(jù)邏輯函函數(shù)由或陣陣列實(shí)現(xiàn)相相應(yīng)乘積項(xiàng)項(xiàng)的或運(yùn)算算。（四）在PLA中，，對(duì)多輸入入、多輸出出的邏輯函函數(shù)可以利利用公共的與項(xiàng)項(xiàng)，因而，提提高了陣列列的利用率率。（一）PROM是與與陣列固定定、或陣列列可編程，，而PLA是與和或或陣列全可可編程。PLA與PROM的比較例：用PLA實(shí)現(xiàn)邏邏輯函數(shù)1&≥1Y0Y1Y2ABC11&&&&≥1≥1ABCABCABCABCABC例:試用PLA實(shí)現(xiàn)四位位自然二進(jìn)進(jìn)制碼轉(zhuǎn)換換成四位格格雷碼。（1）設(shè)四四位自然二二進(jìn)制碼為為B3B2B1B0，四位格雷雷碼為G3G2G1G0，其對(duì)應(yīng)的的真值表如如下表所示示。根據(jù)表列出出邏輯函數(shù)數(shù)并簡(jiǎn)化，，得最簡(jiǎn)輸輸出表達(dá)式式如下：（2）轉(zhuǎn)換換器有四個(gè)個(gè)輸入信號(hào)號(hào)，化簡(jiǎn)后后需用到7個(gè)不同的的乘積項(xiàng)，，組成4個(gè)個(gè)輸出函函數(shù)，故選選用四輸入入的7×4PLA實(shí)現(xiàn)現(xiàn)，下圖是是四位自然然二進(jìn)制碼碼轉(zhuǎn)換為四四位格雷碼碼轉(zhuǎn)換器PLA陣列列圖。上圖僅用了了七個(gè)乘積積項(xiàng)，比PROM全譯碼少少用9個(gè)，實(shí)現(xiàn)的邏邏輯功能是是一樣的。。從而降低了芯片片的面積，，提高了芯芯片的利用用率，所以用它它來(lái)實(shí)現(xiàn)多多輸入、多多輸出的復(fù)復(fù)雜邏輯函函數(shù)較PROM有優(yōu)優(yōu)越之處。。例DCW1W2W3F1F2D’2D’1W4W7W9W10W5W6W8W11W12W14W15W13BAW014×27×2DCW1W2W3F1F2D’2D’1W4W5W7BAW6例：設(shè)計(jì)一個(gè)模?？勺兊耐竭f增計(jì)計(jì)數(shù)器。當(dāng)當(dāng)控制信號(hào)號(hào)X=0時(shí)為三三進(jìn)制計(jì)數(shù)數(shù)，當(dāng)X=1時(shí)為四四進(jìn)制計(jì)數(shù)數(shù)。X——控制輸輸入端Z1——三進(jìn)制制進(jìn)位輸出出端Z2——四進(jìn)制制進(jìn)位輸出出端經(jīng)設(shè)計(jì)得：：PLA除了了能實(shí)現(xiàn)各各種組合電電路外，還還可以在或或陣列之后后接入觸發(fā)發(fā)器組，作作為反饋輸輸入信號(hào)，，實(shí)現(xiàn)時(shí)序序邏輯電路路。XXDCQQ0DCQQ1D0D1Z1Z2Q1Q1Q0Q0CP與陣列或陣列例用組合合PLA及及維持阻塞塞D觸發(fā)器器構(gòu)成同步步十六進(jìn)制制加計(jì)數(shù)器器。解：見(jiàn)下圖圖Q3Q2Q1Q00000000101010100001100101111111011011100101110101001100001110110狀態(tài)卡諾圖圖00101101110100101001100110011001000000101101111101010101010101010001111000011110000111100001111000011110000111100001111000011110狀態(tài)方程如如下:各觸發(fā)器驅(qū)驅(qū)動(dòng)方為:例:用用PLA與D觸發(fā)器器實(shí)現(xiàn)8421BCD計(jì)數(shù)器器畫(huà)出卡諾圖圖陣列圖8×4QAW1W2W3W4W5W7W6W8DDDDQBQCQDCPR8.1可可編程邏邏輯器件PLD概述述8.2可可編程只只讀存儲(chǔ)PROM和和可編程邏輯輯陣列PLA8.3可可編程邏邏輯器件PAL和通用邏輯陣陣列GAL第八章可可編程邏輯輯器件一、可編程程陣列邏輯輯器件PALPAL采用用雙極型熔熔絲工藝，，工作速度度較高。PAL的結(jié)結(jié)構(gòu)是與陣陣列可編程程和或陣列列固定，這這種結(jié)構(gòu)為為大多數(shù)邏邏輯函數(shù)提提供了較高高級(jí)的性能能，為PLD進(jìn)一步步的發(fā)展奠奠定了基礎(chǔ)礎(chǔ)。（一）PAL的基本本結(jié)構(gòu)PAL器件件的輸入、、輸出結(jié)構(gòu)構(gòu)以及輸入入、輸出的的數(shù)目是由由集成電路路制造商根根據(jù)實(shí)際設(shè)設(shè)計(jì)情況大大致估計(jì)確確定。PAL器件的的型號(hào)很多多，它的典典型輸出結(jié)結(jié)構(gòu)通常有有四種，其其余的結(jié)構(gòu)構(gòu)是在這四四種結(jié)構(gòu)基基礎(chǔ)上變形形而來(lái)。1.專(zhuān)用用輸出基本本門(mén)陣列結(jié)結(jié)構(gòu)一個(gè)輸入四個(gè)乘積項(xiàng)且通過(guò)或非門(mén)低電平輸出輸入信號(hào)四個(gè)整積項(xiàng)項(xiàng)2.可編編程I/O輸出結(jié)構(gòu)構(gòu)8個(gè)乘積項(xiàng)兩個(gè)輸入，一個(gè)來(lái)自外部I，另一來(lái)自反饋I/O當(dāng)最上面的乘積項(xiàng)為高電平時(shí)，三態(tài)門(mén)開(kāi)通，I/O可作為輸出或反饋；乘積項(xiàng)為低電平時(shí)，三態(tài)門(mén)關(guān)斷，是輸入。3.寄存存器型輸出出結(jié)構(gòu)：也也稱(chēng)作時(shí)序序結(jié)構(gòu)。8個(gè)乘積項(xiàng)或門(mén)的輸出出通過(guò)D觸觸發(fā)器，在CP的上上升沿時(shí)到到達(dá)輸出。。觸發(fā)器的Q端可以通過(guò)三態(tài)緩緩沖器送到輸出引引腳觸發(fā)器的反反相端反饋饋回與陣列，作為為輸入信號(hào)號(hào)參與更復(fù)雜的時(shí)時(shí)序邏輯運(yùn)運(yùn)算CP和使能是PAL的公共端4.帶異異或門(mén)的寄寄存器型輸輸出結(jié)構(gòu)：：增加了一個(gè)個(gè)異或門(mén)把乘積項(xiàng)分割成兩個(gè)和項(xiàng)兩個(gè)和項(xiàng)在觸發(fā)器的輸入端異或之后，在時(shí)鐘上升沿到來(lái)時(shí)存入觸發(fā)器內(nèi)例：試用PAL實(shí)現(xiàn)現(xiàn)下列邏輯輯函數(shù)。解：化簡(jiǎn)得得最簡(jiǎn)與或或式：與陣列或陣列ABCY1Y2例：用PAL器件設(shè)設(shè)計(jì)一個(gè)數(shù)數(shù)值判別電電路。要求求判斷4位位二進(jìn)制數(shù)數(shù)DCBA的大小屬屬于0~5、6~10、、11~15三三個(gè)區(qū)間的的哪一個(gè)之之內(nèi)。例設(shè)計(jì)一一個(gè)4位循循環(huán)碼計(jì)數(shù)數(shù)器，要求求所設(shè)計(jì)的的計(jì)數(shù)器具具有置零和和對(duì)輸出進(jìn)進(jìn)行三態(tài)控控制的功能能。CPY3Y2Y1Y0C000000100010200110300100401100501110601010701000811000………………15100011600000用PAL器器件設(shè)計(jì)這這個(gè)計(jì)數(shù)器器，所用器器件中應(yīng)包包括4個(gè)觸觸發(fā)器和相相應(yīng)的與或或邏輯陣列列。查手冊(cè)冊(cè)PAL64R4滿(mǎn)滿(mǎn)足要求。。輸出緩沖器器為反相器器，所以4個(gè)觸發(fā)器器的Q端的的狀態(tài)與真真值表中的的狀態(tài)相反反。通過(guò)卡諾圖圖對(duì)觸發(fā)器器的狀態(tài)進(jìn)進(jìn)行化簡(jiǎn)。。得到每個(gè)個(gè)觸發(fā)器的的驅(qū)動(dòng)方程程，要求中中還有具有有置零功能能，故應(yīng)加加入R端，，得驅(qū)動(dòng)方方程得到了驅(qū)動(dòng)動(dòng)方程和輸輸出進(jìn)位信信號(hào)的方程程后，對(duì)PAL進(jìn)行行編程。以以上設(shè)計(jì)工工作在開(kāi)發(fā)發(fā)系統(tǒng)上自自動(dòng)進(jìn)行，，只要按照照軟件規(guī)定定的格式輸輸入邏輯真真值表即可可，其余工工作由計(jì)算算機(jī)去完成成。有些PAL器件是由由數(shù)個(gè)同一一結(jié)構(gòu)類(lèi)型型組成，有有的則是由由不同類(lèi)型型結(jié)構(gòu)混合合組成。如由8個(gè)寄寄存器型輸輸出結(jié)構(gòu)組組成的PAL器件命命名為PAL16R8，由8個(gè)可可編程I/O結(jié)構(gòu)組組成的PAL器件則則命名為PAL16L8。應(yīng)用PAL16L8設(shè)計(jì)組合合邏輯電路路，主要步步驟是將輸輸出和激勵(lì)勵(lì)寫(xiě)成最簡(jiǎn)簡(jiǎn)與或表達(dá)達(dá)式，然后后確定PAL16L8的引腳腳和編程。。目前能夠支支持PAL的編程軟軟件已相當(dāng)當(dāng)成熟，芯芯片應(yīng)用也也很普及，，但是由于于其集成密密度不高、、編程不夠夠靈活，且且只能一次次編程，很很難勝任功功能較復(fù)雜雜的電路與與系統(tǒng)。二、通用陣陣列邏輯GAL器件件采用E2CMOS工工藝和靈活活的輸出結(jié)結(jié)構(gòu)，有電電擦寫(xiě)反復(fù)復(fù)編程的特特性。與PAL相相比，GAL的輸出出結(jié)構(gòu)配置置了可以任任意組態(tài)的的輸出邏輯輯宏單元OLMC（（OutputLogicMacroCell）），GAL和PAL在結(jié)結(jié)構(gòu)上的區(qū)區(qū)別見(jiàn)下圖圖：PAL結(jié)構(gòu)GAL結(jié)構(gòu)適當(dāng)?shù)貫镺LMC進(jìn)進(jìn)行編程，GAL就可以在功功能上代替前前面討論過(guò)的的PAL各種種輸出類(lèi)型以及及其派生類(lèi)型型GAL是繼繼PAL之之后具有較較高性能的的PLD，，和P