習(xí)題集及參考答案填空題一般把EDA技術(shù)的開展分為〔〕個階段。FPGA/CPLD有如下設(shè)計步驟：=1\*GB3①原理圖/HDL文本輸入、=2\*GB3②適配、=3\*GB3③功能仿真、=4\*GB3④綜合、=5\*GB3⑤編程下載、=6\*GB3⑥硬件測試，正確的設(shè)計順序是=1\*GB3①〔〕=5\*GB3⑤=6\*GB3⑥。在EDA工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線的軟件稱為〔〕。設(shè)計輸入完成之后，應(yīng)立即對文件進展〔〕。基于硬件描述語言的數(shù)字系統(tǒng)設(shè)計目前最常用的設(shè)計方法稱為〔〕設(shè)計法。將硬件描述語言轉(zhuǎn)化為硬件電路的過程稱為〔〕。IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，以HDL方式提供的IP被稱為〔〕IP。SOC系統(tǒng)又稱為〔〕系統(tǒng)。SOPC系統(tǒng)又稱為〔〕系統(tǒng)。將硬核和固核作為〔〕IP核，而軟核作為〔〕IP核。IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，以HDL方式提供的IP被稱為〔〕。HDL綜合器就是邏輯綜合的過程，把可綜合的VHDL/VerilogHDL轉(zhuǎn)化成硬件電路時，包含了三個過程，分別是〔〕、〔〕、〔〕。EDA軟件工具大致可以由五個模塊構(gòu)成，分別是設(shè)計輸入編輯器、〔〕、〔〕、〔〕和〔〕。按仿真電路描述級別的不同，HDL仿真器分為〔〕仿真、〔〕仿真、〔〕仿真和門級仿真。系統(tǒng)仿真分為〔〕、〔〕和〔〕。〔〕仿真是對設(shè)計輸入的標(biāo)準檢測，這種仿真通過只能表示編譯通過，說明設(shè)計滿足一定的語法標(biāo)準，但不能保證設(shè)計功能滿足期望?！病撤抡媸菍C合后的網(wǎng)表進展的仿真，它驗證設(shè)計模塊的根本邏輯功能，但不帶有布局布線后產(chǎn)生的時序信息，是理想情況下的驗證。〔〕仿真是布局布線后進展的后仿真，仿真時考慮了布線延時，和芯片實際的工作情況更加接近。目前Xilinx公司生產(chǎn)的FPGA主要采用了〔〕配置存儲器構(gòu)造。描述測試信號的變化和測試工程的模塊叫做〔〕?，F(xiàn)代電子系統(tǒng)設(shè)計領(lǐng)域中的EDA采用〔〕的設(shè)計方法。有限狀態(tài)機可分為〔〕狀態(tài)機和〔〕狀態(tài)機兩類。VerilogHDL中的端口類型有三類：〔〕、〔〕、輸入/輸出端口。VerilogHDL常用兩大數(shù)據(jù)類型：〔〕、〔〕。FPGA/CPLD設(shè)計流程為：原理圖/HDL文本輸入→〔〕→綜合→適配→〔〕→編程下載→硬件測試。〔〕是描述數(shù)據(jù)在存放器之間流動和處理的過程。連續(xù)賦值常用于數(shù)據(jù)流行為建模，常以〔〕為關(guān)鍵詞。VerilogHDL有兩種過程賦值方式：〔〕和〔〕。`timescale1ns/100ps中1ns代表〔〕，100ps代表〔〕。未來的集成電路技術(shù)的開展趨勢，把整上系統(tǒng)集成在一個芯片上去，這種芯片被稱為〔〕。從互連構(gòu)造上可將PLD分為確定型和統(tǒng)計型兩類。確定型構(gòu)造的代表是〔〕，統(tǒng)計型構(gòu)造代表是〔〕。CPLD是由〔〕的構(gòu)造演變而來的。FPGA的核心局部是〔〕，由內(nèi)部邏輯塊矩陣和周圍I/O接口模塊組成。把基于電可擦除存儲單元的EEPROM或Flash技術(shù)的的在系統(tǒng)下載稱為〔〕，這個過程就是把編程數(shù)據(jù)寫入E2CMOS單元陣列的過程。根據(jù)配置數(shù)據(jù)線數(shù)，器件配置可分為并行配置和串行配置兩類。串行配置以〔〕為單位將配置數(shù)據(jù)載人可編程器件：而并行配置一般以〔〕為單位向可編程器件載入配置數(shù)據(jù)。FPGA的配置模式有從動串行模式、從動并行模式、主動串行模式、主動并行模式、以及〔〕模式?？删幊踢壿嬈骷呐渲梅绞椒譃椤病澈汀病硟深?。VerilogHDL是在〔〕年正式推出的。在verilogHDL的always塊本身是〔〕語句。VerilogHDL中的always語句中的語句是〔〕語句。VerilogHDL提供了標(biāo)準的系統(tǒng)任務(wù)，用于常用的操作。如顯示、文件輸入/輸出等，系統(tǒng)函數(shù)前都有一個標(biāo)志符〔〕加以確認。VerilogHDL很好地支持了“自頂向下〞的設(shè)計理念，即，復(fù)雜任務(wù)分解成的小模塊完成后，可以通過〔〕的方式，將系統(tǒng)組裝起來。VerilogHDL模塊分為兩種類型：一種是〔〕模塊，即，描述某種電路系統(tǒng)構(gòu)造，功能，以綜合或者提供仿真模型為設(shè)計目的；另一種是〔〕模塊，即，為功能模塊的測試提供信號源鼓勵、輸出數(shù)據(jù)監(jiān)測。Verilog語言中，標(biāo)識符可以是任意一組字母、數(shù)字、〔〕符號和下劃線符號的組合。state，State，這兩個標(biāo)識符是〔〕同。assignc=a>ba：b中，假設(shè)a=3,b=2,則c=〔〕;假設(shè)a=2,b=3,則c=〔〕。在VerilogHDL的邏輯運算中，設(shè)A=4′b1010，則表達式~A的結(jié)果為〔〕在VerilogHDL的邏輯運算中，設(shè)a=2，b=0，則a&&b結(jié)果為〔〕，a||b結(jié)果為〔〕。在VerilogHDL的邏輯運算中，設(shè)a=4′b1010，a>>1結(jié)果是〔〕。EDA名詞解釋ASIC，2.CPLD,3.FPGA,4.IC,5.LUT.6.PCB.7.RTL,8.FSM,9.GAL,10.ISP,11.JATG,12.PBD,13.BBD選擇題任VerilogHDL的端口聲明語句中，用〔〕關(guān)鍵字聲明端口為雙向端口A：inoutB：INOUTC：BUFFERD：buffer用VerilogHDL的assign語句建模的方法一般稱為〔〕方法。A：連續(xù)賦值B：并行賦值C：串行賦值D：函數(shù)賦值IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，IP是指〔〕。A：知識產(chǎn)權(quán)B：互聯(lián)網(wǎng)協(xié)議C：網(wǎng)絡(luò)地址D：都不是在verilogHDL的always塊本身是〔〕語句A：順序B：并行C：順序或并行D：串行在VerilogHDL的邏輯運算中，設(shè)A=8'b11010001,B=8'b00011001,則表達式“A&B〞的結(jié)果為〔〕A：8'b00010001B：8'b11011001C：8'b11001000D：8'b00110111大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，以下對FPGA構(gòu)造與工作原理的描述中，正確的選項是〔〕。A：FPGA是基于乘積項構(gòu)造的可編程邏輯器件；B：FPGA是全稱為復(fù)雜可編程邏輯器件；C：基于SRAM的FPGA器件，在每次上電后必須進展一次配置；D：在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA構(gòu)造。以下EDA軟件中，哪一個不具有邏輯綜合功能：〔〕。A：ISEB：ModelSimC：QuartusIID：Synplify以下標(biāo)識符中，〔〕是不合法的標(biāo)識符。A：State0 B：9moon C：Not_Ack_0 D：signal@關(guān)于VerilogHDL中的數(shù)字，請找出以下數(shù)字中最大的一個：〔〕。A：8′b1111_1110B：3′o276C：3′d170D：2′h3E大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，以下對CPLD構(gòu)造與工作原理的描述中，正確的選項是〔〕。

A：CPLD是基于查找表構(gòu)造的可編程邏輯器件；B：CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱；C：早期的CPLD是從GAL的構(gòu)造擴展而來；D：在Xilinx公司生產(chǎn)的器件中，XC9500系列屬CPLD構(gòu)造；IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路的IP核為〔〕。A：瘦IPB：固IPC：胖IPD：都不是不完整的IF語句，其綜合結(jié)果可實現(xiàn)〔〕。A：時序邏輯電路 B：組合邏輯電路C：雙向電路D：三態(tài)控制電路CPLD的可編程是主要基于什么構(gòu)造〔〕。A：查找表〔LUT〕C：PAL可編程B：ROM可編程D：與或陣列可編程IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，以HDL方式提供的IP被稱為：〔〕A：硬IPB：固IPC：軟IPD：都不是；設(shè)a=4′b1010，b=4′b0001，c=4′b1xz0則以下式子的值為1的是〔〕A：a>bB：a<=cC：13-a<bd：13–(a>b)設(shè)a=2，b=0，則以下式子中等于X的是〔〕。A：a&&bB：a||bC：!aD：x&&aFPGA可編程邏輯基于的可編程構(gòu)造基于〔〕。A：LUT構(gòu)造B：乘積項構(gòu)造C：PLDD：都不對CPLD可編程邏輯基于的可編程構(gòu)造基于〔〕。A：LUT構(gòu)造B：乘積項構(gòu)造C：PLDD：都不對以下運算符優(yōu)先級最高的是〔〕。A：！B：+C：&D：{}設(shè)a=1′b1，b=3′b101，c=4′b1010則X={a，b，c}的值的等于〔〕A：7′b1101100B：8′b10101011C：8′b11010101D：8′b11011010將設(shè)計的系統(tǒng)按照EDA開發(fā)軟件要求的某種形式表示出來，并送入計算機的過程，稱為〔〕。A：設(shè)計的輸入B：設(shè)計的輸出C：仿真D：綜合一般把EDA技術(shù)的開展分為〔〕個階段。A：2B：3C：4D：5設(shè)計輸入完成之后，應(yīng)立即對文件進展〔〕。A：編譯B：編輯C：功能仿真D：時序仿真VHDL是在〔〕年正式推出的。A：1983B：1985C：1987D：1989VerilogHDL是在〔〕年正式推出的。A：1983B：1985C：1987D：1989基于硬件描述語言的數(shù)字系統(tǒng)設(shè)計目前最常用的設(shè)計方法稱為〔〕設(shè)計法。A：自底向上B：自頂向下C：積木式D：頂層在EDA工具中，能將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件為〔〕。A：仿真器B：綜合器C：適配器D：下載器在EDA工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線的軟件稱為〔〕。A：仿真器B：綜合器C：適配器D：下載器邏輯器件〔〕屬于非用戶定制電路。A：邏輯門B：PROMC：PLAD：GAL可編程邏輯器件PLD屬于〔〕電路。A：半用戶定制B：全用戶定制C：自動生成D：非用戶定制不屬于PLD根本構(gòu)造局部的是〔〕。A：與門陣列B：輸入緩存C：與非門陣列Ｄ：或門陣列任VerilogHDL的標(biāo)識符使用字母的規(guī)則是〔〕。A：大小寫一樣B：大小寫不同C：只允許大寫D：只允許小寫操作符是VerilogHDL預(yù)定義的函數(shù)命名，操作符是由〔〕字符組成的。A：1B：2C：3D：1～3在VerilogHDL模塊中，task語句類似高級語言中的〔〕。A：函數(shù)B：常數(shù)C：變量D：子程序在VerilogHDL模塊中，函數(shù)調(diào)用時返回一個用于〔〕的值。A：表達式B：輸出C：輸入D：程序包VerilogHDL中的always語句中的語句是〔〕語句。A：串行B：順序C：并行D：順序或并行嵌套的if語句，其綜合結(jié)果可實現(xiàn)〔〕。A：條件相與的邏輯B：條件相或的邏輯C：條件相異或的邏輯D：三態(tài)控制電路嵌套的使用if語句，其綜合結(jié)果可實現(xiàn)〔〕。A：帶優(yōu)先級且條件相與的邏輯電路B：雙向控制電路C：三態(tài)控制電路D：條件相異或的邏輯電路以下哪個FPGA/CPLD設(shè)計流程是正確的〔〕。A：原理圖/HDL文本輸入->功能仿真->綜合->適配->編程下載->硬件測試B：原理圖/HDL文本輸入->適配->綜合->功能仿真->編程下載->硬件測試C：原理圖/HDL文本輸入->功能仿真->綜合->編程下載->適配->硬件測試D：原理圖/HDL文本輸入->適配->功能仿真->綜合->編程下載->硬件測試簡答題簡述EDA技術(shù)的開展歷程？什么是EDA技術(shù)？在EDA技術(shù)中，什么是自頂向下的設(shè)計方法？自頂向下的設(shè)計方法有什么重要意義？簡要說明目前現(xiàn)代數(shù)字系統(tǒng)的開展趨勢是什么？簡述現(xiàn)代數(shù)字系統(tǒng)設(shè)計流程。簡述原理圖設(shè)計法設(shè)計流程。簡述原理圖設(shè)計法設(shè)計方法的優(yōu)缺點。什么是綜合？綜合的步驟是什么？什么是基于平臺的設(shè)計？現(xiàn)有平臺分為哪幾個類型？目前，目前數(shù)字專用集成電路的設(shè)計主要采用三種方式？各有什么特點？什么是SOC技術(shù)含義是什么？什么是SOPCSOPC技術(shù)含義是什么？SOPC技術(shù)和SOC技術(shù)的區(qū)別是什么？SOPC技術(shù)是指什么？SOPC的技術(shù)優(yōu)勢是什么？簡要說明一下功能仿真和時序仿真的異同。設(shè)計過程中如果只做功能仿真，不做時序仿真，設(shè)計的正確性是否能得到保證？綜合完成的主要工作是什么？實現(xiàn)〔Implement〕完成的主要工作是什么？主要的HDL語言是哪兩種？VerilogHDL語言的特點是什么？簡述阻塞賦值與非阻塞賦值的不同。簡述過程賦值和連續(xù)賦值的區(qū)別。什么叫做IP核IP在設(shè)計中的作用是什么什么是IP軟核，它的特點是什么？根據(jù)有效形式將IP分為哪幾類？根據(jù)功能方面的劃分分為哪兩類？比擬基于查找表的FPGA和CPLD系統(tǒng)構(gòu)造和性能上有何不同什么是數(shù)據(jù)流級建模？什么是行為級建模？timescale指令的作用是什么。采用HDL完成設(shè)計后，必須應(yīng)用測試程序〔testbench〕對設(shè)計的正確性進展驗證。測什么是FPGA，CPLD？他們分別是基于什么構(gòu)造的可編程邏輯構(gòu)造？CPLD是基于什么構(gòu)造的可編程邏輯器件？其根本構(gòu)造由哪幾局部組成。FPGA是于什么構(gòu)造的可編程邏輯器件？其根本構(gòu)造由哪幾局部組成。PLD器件按照編程方式不同，可以分為哪幾類？解釋編程與配置這兩個概念。說明FPGA配置有哪些模式，主動配置和從動配置的主要區(qū)別是什么？為什么在FPGA構(gòu)成的數(shù)字系統(tǒng)中要配備一個PROM或E2PROM？程序補充完整下面程序是一個3-8譯碼器的VerilogHDL描述，試補充完整?？铡?〕decoder_38(out,in)output[7：0]out;input[2：0]in;reg[7：0]out空〔2〕@(in)begin空〔3〕(in)3′d0：out=8′b11111110;3′d1：out=8′b11111101；3′d2：out=8′b11111011;3′d3：out=8′b11110111;3′d4：out=8′b11101111;3′d5：out=8′b11011111;3′d6：out=8′b10111111;3′d7：out=8′b01111111;endcase空〔4〕空〔5〕下面程序4位計數(shù)器的VerilogHDL描述，試補充完整?？铡?〕count4(out,reset,clk)output[3：0]out;空〔2〕reset,clk;reg[3：0]out;空〔3〕@(posedgeclk)空〔4〕 if(reset)out<=0; else out<=out+1;end空〔5〕下面程序描述一個時鐘上升沿觸發(fā)、同步復(fù)位的D觸發(fā)器，試補充完整。空〔1〕dflop(d，reset，clk，q);inputd，clk;inputreset;空〔2〕q;regq；空〔3〕(posedgeclk)if(reset) q<=0;elseq<=空〔4〕;空〔5〕用下面測試平臺對mux21u1二選一選擇器進展測試，試補充完整?？铡?〕1ns/100psModule空〔2〕;regA，B；regSEL；wireC；mux21u1(.a(A)，.b(B)，.sel(SEL)，.c(C));空〔3〕beginA=0;B=0;SEL=0;#10beginA=1;B=0;SEL=0;end#10beginA=0;B=0;SEL=1;end#10$空〔4〕;end空〔5〕clock1是周期為20的時鐘，clock_pshift是clock1相移，試補充完整?？铡?〕Gen_clock1(clock_pshift，clock1);outputclock_pshift，clock1;regclock1;wireclock_pshift;空〔2〕T=20;parameterpshift=2;空〔3〕clock1=0;always#(T/2)clock1=~clock1;空〔4〕#PSHIFTclock_pshift=clock1;空〔5〕下面程序描述了8位移位存放器，試補充完整?？铡?〕shifter(空〔2〕,clr,dout);inputdin,clk,clr;output空〔3〕dout;reg[7：0]dout;always@(posedgeclk)beginif(空〔4〕)dout<=8'b0;elsebegindout<=dout<<1;dout[0]<=din;end空〔5〕endmodule下面程序描述了一個數(shù)據(jù)選擇器MUX，試補充完整?？铡?〕mux(data_in1，data_in2，sel，data_out);inputdata_in1，data_in2;input[1：0]sel;outputdata_out;always@〔空〔2〕〕begincase〔空〔3〕〕2′b00：data_out<=data_in1^data_in2;2′b01：data_out<=data_in1|data_in2;2′b10：data_out<=data_in1~^data_in2;2′b11：data_out<=~data_in1;空〔4〕：data_out<=2′bxx；endcaseend空〔5〕下面程序描述了一個返回兩個數(shù)中的最大值的函數(shù)。試補充完整?？铡?〕[3：0]max;空〔2〕[3：0]a，b;beginif(空〔3〕)max=a;elsemax=b;空〔4〕空〔5〕程序改錯下面的中有5處錯誤，試找出錯誤并修改正確。第1行moduledivide2(clk,clk_o,reset)第2行input

clk,reset;第3行output

clk_o;

第4行wirein;

第5行wireout;

第6行always(posedgeclkorposedgereset)

第7行if(reset)

第8行

out<=0;

第9行

else

第10行out<=in;

第11行

assignin<=~out;

第12行assignclk_o=out;下面的中有5處錯誤，試找出錯誤并修改正確。第1行moduledff8(reset,d,q);

第2行input

clk;

第3行input

reset;

第4行input[7：0]

d;

第5行outputq;

第6行reg[7：0]q;

第7行initial@(posedgeclk)

第8行

if(reset)

第9行

q<=0;

第10行else

第11行

q<=d;

第12行endmodule;下面的中有5處錯誤，試找出錯誤并修改正確。第1行moduledecode4_7(decodeout,indec)第2行output[6：0]decodeout;第3行input[3：0]indec;第4行reg[6：0]decodeout;第5行always@(indec)第6行begin第7行 case第8行 4′d1：decodeout=7′b1111110;第9行4′d1：decodeout=7′b0110000;第10行4′d2：decodeout=7′b1101101;第11行4′d3：decodeout=7′b1111001;第12行4′d4：decodeout=7′b0110011;第13行4′d5：decodeout=7′b1011011;第14行4′d6：decodeout=7′b1011111;第15行4′d7：decodeout=7′b1110000;第16行4′d8：decodeout=7′b1111111;第17行4′d9：decodeout=7′b1111011;第18行endcase第19行end下面的中有5處錯誤，試找出錯誤并修改正確。第1行timescale10ns/1ns第2行modulewave2;第3行regwave;第4行cycle=5;第5行always第6行fork第7行wave=0;第8行#(cycle)wave=1;第9行#(2*cycle)wave=0;第10行#(3*cycle)wave=1;第11行#(4*cycle)wave=0;第12行#(5*cycle)$finish;第13行endmodule;下面的中有5處錯誤，試找出錯誤并修改正確。第1行modulealutast(code,a,b,c)第2行input[1：0]code;第3行input[3：0]a,b;第4行output[4：0]c;第5行reg[4：0]c;第6行taskmy_and;第7行input[3：0]a,b;第7行output[4：0]out;第8行intergeri;第9行for(i=3;i>=0;i=i-1)第10行out[i]=a[i]&b[i];第11行end第12行always@(codeoraorb)第13行begin第14行 case(code)第15行 2’b00：my_hand(a,b,c);第16行2’b01：c=a|b;第17行 2’b10：c=a-b;第18行 2’b11：c=a+b;第19行end第20行endmodule;下面的中有5處錯誤，試找出錯誤并修改正確。modulemux4_1(out,in0,in1,in2,in3,sel);inputout;inputin0,in1,in2,in3;inputsel;regout;always@()case(sel)2'b01： out=in0;2'b01： out=in1;2'b10： out=in2;2'b11： out=in3;default：out=2'bx;endmodule下面的中有5處錯誤，試找出錯誤并修改正確。moduleencoder8_3(none_on,outcode,a,b,c,d,e,f,g,h);outputnone_on;output[3：0]outcode;inputa,b,c,d,e,f,g,h;reg[3：0]outtemp;assign{none_on,outcode}=outtemp;always(aorborcordoreorforgorh)if(h) outtemp=4'b0111;elseif(g) outtemp=4'b0110;elseif(f) outtemp=4'b0101;elseif(e) outtemp=4'b0100;elseif(d) outtemp=4'b0011;elseif(c) outtemp=4'b0010;elseif(b) outtemp=4'b0001;elseif(a) outtemp=4'b0000;elseif outtemp=4'b1000;endendmodule下面的中有5處錯誤，試找出錯誤并修改正確。moduleshifter();inputdin,clk,clr;output[7：0]dout;reg[7：0]dout;alway@(posedgeclk)if(clr)dout=8'b0;elsebegindout<=dout<<1;dout[0]<=din;endendmodule程序分析與設(shè)計設(shè)計7人投票表決器，當(dāng)大于等于4票時輸出為1，否則為0。試描述一個具有循環(huán)左移和循環(huán)右移功能的8位串入并出移位存放器。試描述一個能實現(xiàn)2倍分頻功能的模塊。

試描述一個異步復(fù)位、二十進制的減法計數(shù)器。 試描述一個帶進位輸入、輸出的4位全加器，其中端口：A、B為加數(shù)，CIN為進位輸入，S為加和，COUT為進位輸出。試描述一個同步置數(shù)、同步清零的8位加法計數(shù)器分別用持續(xù)賦值和阻塞賦值方式描述的2選1多路選擇器。用阻塞賦值方式描述移位存放器。用for語句實現(xiàn)2個位數(shù)相乘。試描述8－3優(yōu)先編碼器。試描述一個異步清0、異步置1的D觸發(fā)器。試描述一個4位并串轉(zhuǎn)換器。設(shè)計一個序列檢測器,用于檢測串行的二進制序列,每當(dāng)連續(xù)輸入三個或三個以上的1時,序列檢測器的輸出為1,其它情況下輸出為0?！?〕畫出狀態(tài)圖〔2〕寫出實現(xiàn)程序。設(shè)計一個狀態(tài)機實現(xiàn)在時鐘clk的控制下檢測輸入的串行數(shù)據(jù)是否為“110〞，畫出狀態(tài)轉(zhuǎn)移圖，并寫出設(shè)計實現(xiàn)程序。要求：當(dāng)串行數(shù)據(jù)是“101〞時，flag_out=1，否則flag_out=0。以下圖是一個含有下降沿觸發(fā)的D觸發(fā)器的時序電路，試寫出此電路的VerilogHDL設(shè)計程序。根據(jù)以下原理圖寫出相應(yīng)的Verilog程序?！趿?xí)題集解答填空題1.〔3〕2.(=3\*GB3③=4\*GB3④=2\*GB3②)3.(適配器)4.(編譯)5.(自頂向下)6.(綜合)7.(軟)8.(片上系統(tǒng))、(可編程片上系統(tǒng))9.(硬)、(軟)10.(軟IP)11.(轉(zhuǎn)化)、(優(yōu)化)、(映射)12.〔HDL綜合器〕、〔仿真器〕、〔適配器或布局、布線器〕、〔下載器〕13.〔系統(tǒng)級〕、〔行為級〕、〔RTL級〕14.〔行為仿真〕、〔功能仿真〕、〔時序仿真〕15.(行為)16.(功能)17.(時序)18.〔SRAM〕19.〔測試平臺testbench〕20.〔自頂向下〕21.〔Mealy〕、〔Moore〕22.〔輸入端口〕、〔輸出端口〕23.〔線網(wǎng)類型〕、〔存放器類型〕24.〔功能仿真〕、〔時序仿真〕25.〔數(shù)據(jù)流級建?！?6.〔assign〕27.〔阻塞賦值〕、〔非阻塞賦值〕28.〔時間單位〕、〔時間精度〕29.〔片上系統(tǒng)SOC〕30.〔CPLD、〔FPGA〕31.〔簡單PLD〕32.〔邏輯單元陣列LCA〕33.〔編程〕34.〔Bit比特)、(Byte字節(jié))35.〔JTAG〕36.〔主動配置〕、〔從動配置〕37.〔1983〕38.〔并行〕39.〔順序〕40.〔$〕41.〔調(diào)用〔也稱例化〕〕42.〔功能〕、〔測試〕43.〔$〕44.〔不同〕45.〔3〕、〔3〕46.〔8'b0101〕47.〔0〕、〔1〕48.〔4′b0101〕EDA名詞解釋ApplicationSpecificInte