人工智能芯片設計ArtificialIntelligenceChipDesign人工智能芯片設計第1章_緒論人工智能芯片設計第2章_數(shù)字集成電路設計人工智能芯片設計第3章_數(shù)字集成電路系統(tǒng)設計人工智能芯片設計第4章_人工智能與深度學習人工智能芯片設計第5章_人工智能芯片簡介人工智能芯片設計第6章_人工智能芯片的數(shù)據(jù)流設計人工智能芯片設計第7章_人工智能芯片架構設計全套可編輯PPT課件第一章：導論人工智能芯片設計ArtificialIntelligenceChipDesign1.1半導體芯片技術概論3ArtificialIntelligenceChipDesign,

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01:

Introduction半導體材料是一種將半導體材料制成電子元器件的技術大多數(shù)電子元器件的基本原材料——硅（Si）二維表示的硅晶體結構硅晶體的晶胞硅晶體中的電子和空穴半導體的摻雜過程1.1半導體芯片技術概論4ArtificialIntelligenceChipDesign,

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01:

IntroductionPN結二極管p型n型正極負極P-N節(jié)二極管結構及符號MOS管n+

n+pSi襯底源極柵極漏極p+

p+nSi襯底源極柵極漏極多晶硅SiO2(a)NMOS晶體管(b)PMOS晶體管NMOS晶體管和PMOS晶體管橫截面及符號P型半導體：摻入三價元素，空穴為多子，自由電子為少子N型半導體：摻入五價元素，自由電子為多子，空穴為少子1.1半導體芯片技術概論5ArtificialIntelligenceChipDesign,

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01:

Introduction

W

n+

n+

LpSi襯底

1.2集成半導體器件技術6ArtificialIntelligenceChipDesign,

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01:

Introduction發(fā)展歷史1947年，JohnBardeen和WalterBrattain在貝爾實驗室發(fā)明了第一個可用的點接觸晶體管1958年，JackKilby在德州儀器公司制造出第一款以兩個晶體管構成的集成電路觸發(fā)器。Bardeen、Brattain和他們的導師WilliamShockley因為晶體管的發(fā)明，贏得了1956年的諾貝爾物理學獎。Kilby因其對集成電路的貢獻，在2000年獲得了諾貝爾物理學獎。1965年，戈登·摩爾觀察到，集成電路上可以容納的晶體管數(shù)目在大約每經過18個月到24個月便會增加一倍。這一觀察結果被稱為“摩爾定律”。如右圖所示，隨著時間的推移，英特爾微處理器的時鐘頻率每隔約34個月翻一番。1.3工藝技術與設計規(guī)劃7ArtificialIntelligenceChipDesign,

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01:

IntroductionCMOS工藝：1）晶圓形成直拉法：從純熔化硅的坩堝中拉出的單晶硅的圓柱形經過切割得到2）光刻將光掩模版上的圖形轉移到覆蓋在晶圓表面的對光敏感的材料上去的工藝過程3）阱和溝道主要有N阱工藝，P阱工藝，雙阱工藝，三阱工藝負膠光刻三阱工藝的阱結構1.3工藝技術與設計規(guī)劃8ArtificialIntelligenceChipDesign,

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01:

Introduction版圖（LAYOUT）設計規(guī)則：1）阱（WELL）規(guī)則阱規(guī)格可能包括N阱，P阱和深N阱，用于指定放置各種阱的放置2）晶體管（TRANSISTOR）規(guī)則CMOS晶體管通常至少由四個掩膜版定義——Active、N-select、P-select、多晶硅3）接觸孔（CONTACT）規(guī)則主要有金屬到P-active（P擴散），金屬到N-active（n擴散），金屬到多晶硅，金屬到阱或襯底襯底接觸孔CMOSN阱工藝晶體管和阱/襯底接觸孔1.3工藝技術與設計規(guī)劃9ArtificialIntelligenceChipDesign,

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01:

Introduction版圖（LAYOUT）設計規(guī)則：4）金屬層（METAL）規(guī)則金屬間距可能隨著金屬線的寬度而變化5）通孔（VIA）規(guī)則各種工藝關于是否允許將堆疊的通孔放置在多晶硅和擴散區(qū)域上可能會略有不同6）其他規(guī)則多晶硅或金屬的擴展超出接觸孔或通孔；不同的柵極硅擴展取決于器件的長度；最大特征寬度；最小特征面積盡管較早的工藝往往是由工藝驅動，并且伴隨著內容冗長、豐富的設計規(guī)則，但實際上，工藝已經逐漸變得“設計者友好”，或者更具體的說，是“計算機友好”（大多數(shù)掩膜版的幾何形狀的設計都是算法產生的）7）小結習題110ArtificialIntelligenceChipDesign,

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01:

Introduction1.簡述CMOS工藝流程。2.簡述CMOS集成電路設計規(guī)則。3.簡述N阱、P阱、雙阱工藝。謝謝第二章：數(shù)字集成電路設計人工智能芯片設計ArtificialIntelligenceChipDesign2.1 CMOS電路設計13ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuitsCMOS電路的特點如下：1、靜態(tài)功耗低，每門功耗為nw級；2、邏輯擺幅大，近似等于電源電壓；3、抗干擾能力強,直流噪聲容限達邏輯擺幅的35%左右；4、可在較廣泛的電源電壓范圍內工作,便于與其他電路接口；5、速度快，門延遲時間達ns級；6、在模擬電路中應用，其性能比NMOS電路好。CMOS電路基本結構示意圖2.1 CMOS電路設計14ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuitsCMOS反相器設計AY1001結構示意圖邏輯示意圖2.1 CMOS電路設計15ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuitsCMOS組合邏輯設計SPMOS上拉網絡SNMOS下拉網絡輸出輸入CMOS邏輯門示意圖NMOS和PMOS晶體管對示意圖輸出端電平上拉網絡關閉上拉網絡打開下拉網絡關閉Z1下拉網絡打開0阻塞X邏輯電平2.2時序邏輯電路設計16ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits時序邏輯電路具有記憶功能輸出不僅取決于當前輸入的值，還取決于之前的輸入值由組合邏輯和寄存器組成使用正邊沿觸發(fā)寄存器的有限狀態(tài)機的框圖輸入輸出組合邏輯寄存器QDCLK當前狀態(tài)下一狀態(tài)2.2時序邏輯電路設計17ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits

tCLKtD穩(wěn)定數(shù)據(jù)

tQ

穩(wěn)定數(shù)據(jù)寄存器QDCLK

同步寄存器的建立時間、保持時間和傳播延遲2.2時序邏輯電路設計18ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits記憶元件靜態(tài)記憶元件與動態(tài)記憶元件鎖存器與寄存器靜態(tài)記憶元件1）其狀態(tài)可以在電源打開時保持不變2）通常采用正反饋或再生構建3）可以用來配置數(shù)據(jù)、保存狀態(tài)信息動態(tài)記憶元件1）能夠在短時間內存儲狀態(tài)，其存儲時間通常為ms級2）基于MOS器件相關寄生電容器臨時存儲電荷的原理

3）動態(tài)邏輯的電容器必須周期性地刷新以消除電荷泄漏4）適用于高性能水平和周期性時鐘的數(shù)據(jù)路徑電路2.2時序邏輯電路設計19ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits記憶元件靜態(tài)記憶元件與動態(tài)記憶元件鎖存器與寄存器1）鎖存器是邊沿觸發(fā)寄存器的重要組成部分2）鎖存器透明模式和保持模式的切換由時鐘信號的高低電平控制3）邊沿觸發(fā)寄存器僅在時鐘信號的邊沿進行采樣，正邊沿觸發(fā)寄存器在時鐘從0到1時采樣輸入，負邊沿觸發(fā)寄存器反之正負鎖存器的時序2.2時序邏輯電路設計20ArtificialIntelligenceChipDesign,

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02:

DesignofDigitalIntegrationCircuits記憶元件雙穩(wěn)態(tài)原理SR觸發(fā)器基于乘法器的鎖存器兩個級聯(lián)逆變器（a）及其Vtc（b）亞穩(wěn)態(tài)2.2時序邏輯電路設計21ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits記憶元件雙穩(wěn)態(tài)原理SR觸發(fā)器基于乘法器的鎖存器（a）原理圖（b）邏輯符號（c）特性表基于NOR的SR觸發(fā)器SR

QSR

Q禁止輸入模式SRQ

01010110Q001010

SRQ

基于NAND的SR觸發(fā)器異步SR觸發(fā)器2.2時序邏輯電路設計22ArtificialIntelligenceChipDesign,

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02:

DesignofDigitalIntegrationCircuits記憶元件雙穩(wěn)態(tài)原理SR觸發(fā)器基于乘法器的鎖存器同步SR觸發(fā)器Q

CMOS時鐘SR觸發(fā)器2.2時序邏輯電路設計23ArtificialIntelligenceChipDesign,

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02:

DesignofDigitalIntegrationCircuits記憶元件雙穩(wěn)態(tài)原理SR觸發(fā)器基于乘法器的鎖存器10QDCLK正鎖存器01QDCLK負鎖存器基于多路復用器的負鎖存器和正鎖存器時鐘信號輸出正鎖存器0保持穩(wěn)定1D負鎖存器0D1保持穩(wěn)定2.2時序邏輯電路設計24ArtificialIntelligenceChipDesign,

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02:

DesignofDigitalIntegrationCircuits記憶元件雙穩(wěn)態(tài)原理SR觸發(fā)器基于乘法器的鎖存器

使用傳輸門建立的正鎖存器正極門閂的晶體管級實現(xiàn)是基于多路復用器這個門閂的實現(xiàn)在這個指標上并不特別有效，因為它需要加載4個晶體管的時鐘信號2.2時序邏輯電路設計25ArtificialIntelligenceChipDesign,

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02:

DesignofDigitalIntegrationCircuits記憶元件雙穩(wěn)態(tài)原理SR觸發(fā)器基于乘法器的鎖存器

CLKD

(a)

原理圖(b)

非重疊時鐘基于多路復用器的NMOS鎖存器（僅使用NMOS傳輸晶體管）優(yōu)點：減少了兩個NMOS器件的時鐘負載當CLK為高電平時，鎖存器對D輸入進行采樣，而低電平時鐘信號使能反饋環(huán)路，并將鎖存器置于保持模式2.2時序邏輯電路設計26ArtificialIntelligenceChipDesign,

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02:

DesignofDigitalIntegrationCircuits動態(tài)元件動態(tài)傳輸門邊沿觸發(fā)寄存器單相時鐘寄存器（TSPCR）CLKCLK

DQ

動態(tài)沿觸發(fā)寄存器CLK

0-0重疊1-1重疊不重疊時鐘的影響

2.2時序邏輯電路設計27ArtificialIntelligenceChipDesign,

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02:

DesignofDigitalIntegrationCircuits動態(tài)元件動態(tài)傳輸門邊沿觸發(fā)寄存器單相時鐘寄存器（TSPCR）真單相鎖存器優(yōu)點：使用單個時鐘相位缺點：晶體管數(shù)量增加，需要12個晶體管2.2時序邏輯電路設計28ArtificialIntelligenceChipDesign,

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02:

DesignofDigitalIntegrationCircuits動態(tài)元件動態(tài)傳輸門邊沿觸發(fā)寄存器單相時鐘寄存器（TSPCR）向TSPC方法添加邏輯TSPC提供了額外的優(yōu)勢，即在鎖存器中嵌入邏輯功能的可能性，從而減少與鎖存器相關的延遲開銷2.2時序邏輯電路設計29ArtificialIntelligenceChipDesign,

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02:

DesignofDigitalIntegrationCircuits動態(tài)元件動態(tài)傳輸門邊沿觸發(fā)寄存器單相時鐘寄存器（TSPCR）正沿觸發(fā)寄存器TSPC寄存器的保持時間小于1個反相器延遲寄存器的傳播延遲實質上是三個反相器建立時間是節(jié)點X有效的時間，其等于一個反相器延遲習題230ArtificialIntelligenceChipDesign,

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02:

DesignofDigitalIntegrationCircuits1.簡述CMOS反相器設計電路及工作邏輯。2.簡述SR觸發(fā)器及工作邏輯。3.簡述單相時鐘寄存器（TSPCR）電路及工作邏輯。謝謝第三章：數(shù)字集成電路系統(tǒng)設計人工智能芯片設計ArtificialIntelligenceChipDesign3.1數(shù)字芯片設計策略33ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems引言數(shù)字芯片設計介紹

數(shù)字芯片設計是現(xiàn)代電子技術中最核心的部分。數(shù)字芯片依靠其輕巧、高性能和低功耗等特點，在我們的現(xiàn)代生活中扮演著重要的角色。數(shù)字芯片的設計策略是影響其性能和可靠性的重要因素。數(shù)字芯片的設計策略是指在數(shù)字電路的設計、驗證和實施過程中所采用的方法和技術。3.1數(shù)字芯片設計策略34數(shù)字芯片設計的策略1.系統(tǒng)級設計

在設計數(shù)字芯片之前，需要先確定系統(tǒng)的需求和目標，以便在系統(tǒng)級上對數(shù)字芯片做出優(yōu)化。系統(tǒng)級設計包括功能分析、電路架構、性能評估等方面。2.高層次綜合

主要是通過對所需功能和性能等方面的描述，將其轉化為電路結構，并自動完成設計中的優(yōu)化和綜合，以減少設計人員的工作量。ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.1數(shù)字芯片設計策略35數(shù)字芯片設計的策略3.低功耗設計

現(xiàn)今的數(shù)字芯片設計普遍注重低功耗。在低功耗設計中，需要采用低功耗技術、靜態(tài)與動態(tài)功耗的控制、睡眠模式和節(jié)能策略等方法來提高功率效率。4.電路設計

它主要包括邏輯設計、時序控制、接口設計、模擬前端的基礎組件設計和數(shù)字信號處理等方面。電路設計需要具備高的精度和可靠性，還需要考慮到系統(tǒng)時鐘、延遲和功耗等問題。ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.1數(shù)字芯片設計策略36數(shù)字芯片設計的策略5.驗證和測試

設計的數(shù)字芯片需要通過測試來保障其正確的工作。在數(shù)字芯片設計的驗證和測試中，需要使用各種驗證和測試技術，包括仿真、測試、可靠性分析、裝備測試等方面的技術。ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.1數(shù)字芯片設計策略37數(shù)字芯片設計的策略指標性能指標

數(shù)字芯片的性能指標通常包括工作頻率、時序、數(shù)據(jù)傳輸速率、噪聲、精度等。為了獲得高性能的數(shù)字芯片，設計者需要采用高性能的處理器、存儲器、輸入/輸出接口、時鐘和時序控制電路。此外，為了提高數(shù)字芯片的性能，設計師還需要采用一些優(yōu)化技術，如流水線、亂序執(zhí)行、指令預取等。ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.1數(shù)字芯片設計策略38數(shù)字芯片設計的策略指標功耗指標

數(shù)字芯片的功耗指標指的是數(shù)字芯片在工作狀態(tài)和待機狀態(tài)下的功耗。為了獲得低功耗的數(shù)字芯片，設計者需要采用功耗優(yōu)化的設計技術，如低功耗芯片架構、功耗優(yōu)化布局、時鐘門控全球電源管理等。此外，還可以采用一些特殊的功耗優(yōu)化方法，例如深度睡眠、動態(tài)電壓調節(jié)等，來實現(xiàn)低功耗的設計目標。ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.1數(shù)字芯片設計策略39數(shù)字芯片設計的策略指標成本指標

數(shù)字芯片的成本指標包括設計成本、制造成本和測試成本。為了降低數(shù)字芯片的成本，設計者需要采用一些經濟效益優(yōu)化的設計技術，如可重用的IP核、系統(tǒng)級集成設計和測試自動化等。此外，還可以通過采用標準化和高集成度設計來降低成本。ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.1數(shù)字芯片設計策略40數(shù)字芯片設計的流程數(shù)字芯片設計的流程通常分為以下五個階段：

（1）需求分析

（2）體系結構設計

（3）邏輯設計

（4）物理設計

（5）驗證

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03:

DesignofDigitalIntegratedCircuitSystems3.1數(shù)字芯片設計策略41數(shù)字芯片設計的流程需求分析

在數(shù)字芯片設計過程中，需求分析是非常重要的一步。在這個階段，設計師需要與客戶或項目組合作，分析出數(shù)字芯片的具體要求，包括性能、功耗、成本和其他功能需求。此外，需要對目標市場和競爭環(huán)境進行分析，以確保設計方案的市場競爭性。ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.1數(shù)字芯片設計策略42數(shù)字芯片設計的流程體系結構設計

在需求分析階段完成后，設計師需要進行體系結構設計。在這個階段，需要確定數(shù)字芯片的總體結構、內部數(shù)據(jù)通路、存儲器接口、時鐘和控制電路等。此外，還需要進行芯片功能劃分和模塊化設計，以便于后續(xù)邏輯設計和物理設計。ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.1數(shù)字芯片設計策略43數(shù)字芯片設計的流程邏輯設計

在體系結構設計完成后，需要進行邏輯設計。在這個階段，需要將體系結構設計轉化為邏輯描述，包括設計邏輯電路、寄存器傳輸級別電路、控制邏輯電路等。此外，還需要對邏輯電路進行優(yōu)化，以保證設計的正確性、高效性和容錯性。ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.1數(shù)字芯片設計策略44數(shù)字芯片設計的流程物理設計

在邏輯設計完成后，需要進行物理設計。在這個階段，需要完成芯片的物理細節(jié)設計，包括版圖設計、邏輯布局、物理布局和布線等。此外，還需要進行時序優(yōu)化和功耗優(yōu)化，以滿足設計的性能和功耗指標。同時，還需要進行設計規(guī)則檢查和設計驗收，以確保設計符合制造要求。ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.1數(shù)字芯片設計策略45ArtificialIntelligenceChipDesign,

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01:

Introduction數(shù)字芯片設計的流程驗證

在物理設計完成后，需要進行驗證。在這個階段，需要對設計進行功能驗證、時序驗證和功耗驗證。此外，還需要進行仿真驗證和硬件驗證，以確保設計符合規(guī)范要求。驗證完成后，數(shù)字芯片設計就可以投入生產了。3.1數(shù)字芯片設計策略46數(shù)字芯片設計的優(yōu)化技術流水線技術

流水線技術可以將數(shù)字系統(tǒng)分成多個階段，每個階段處理不同的指令或數(shù)據(jù)，從而提高系統(tǒng)的運行速度。流水線技術可以提高系統(tǒng)的并行度，縮短指令的執(zhí)行時間，從而提高系統(tǒng)性能。ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.1數(shù)字芯片設計策略47數(shù)字芯片設計的策略流水線技術

流水線技術可以將數(shù)字系統(tǒng)分成多個階段，每個階段處理不同的指令或數(shù)據(jù)，從而提高系統(tǒng)的運行速度。流水線技術可以提高系統(tǒng)的并行度，縮短指令的執(zhí)行時間，從而提高系統(tǒng)性能。指令預取技術

可重用IP核技術可以使芯片設計更加高效。設計者可以使用可重用IP核來替換復雜的電路設計，降低了開發(fā)時間和成本。同時，使用可重用IP核也可以提高設計的質量和可靠性。ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.1數(shù)字芯片設計策略48數(shù)字芯片設計的策略功耗優(yōu)化技術

功耗優(yōu)化技術可以降低系統(tǒng)的功耗。常見的功耗優(yōu)化技術包括過渡活動消耗、時鐘門控、電壓縮放、功率管理等。通過功耗優(yōu)化技術，可以在保證系統(tǒng)性能的前提下降低總功耗，達到節(jié)能的目的?？芍赜肐P核技術

指令預取技術可以在執(zhí)行指令之前預取指令，使得指令和數(shù)據(jù)的訪問可以同時進行。指令預取可以利用局部性原理，預測下一條指令的地址，從而避免指令訪問引起的等待。指令預取可以加速指令的訪問，提高系統(tǒng)的性能。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.1數(shù)字芯片設計策略49數(shù)字芯片設計的策略系統(tǒng)級集成設計技術

系統(tǒng)級集成設計技術可以將芯片設計與系統(tǒng)設計進行集成。通過系統(tǒng)級集成設計技術，設計者可以將多個模塊、子系統(tǒng)和處理器等集成到一個單一的芯片中，降低芯片的成本和功耗，提高系統(tǒng)的性能和可靠性。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.1數(shù)字芯片設計策略50數(shù)字芯片設計的發(fā)展趨勢高度集成

未來數(shù)字芯片設計將會朝著更高度集成的方向發(fā)展。隨著處理器核心的數(shù)量不斷增加，數(shù)字信號處理器、模擬信號處理器等成為更加廣泛的應用，設計者需要在有限的面積內集成更多的功能。異構集成

未來數(shù)字芯片的設計將離不開異構集成。處理器和FPGA將加速集成，以實現(xiàn)更高效的數(shù)字信號處理和系統(tǒng)控制。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.1數(shù)字芯片設計策略51數(shù)字芯片設計的發(fā)展趨勢低功耗

隨著對能源的關注和對綠色環(huán)保的呼聲，低功耗設計成為未來數(shù)字芯片設計的一個主要趨勢。采用低功耗設計技術、動態(tài)電壓調整技術等方法，可以大大降低系統(tǒng)的功耗，從而提高芯片的可靠性，延長電池壽命。測試自動化

隨著設計復雜度的不斷提高，測試成為數(shù)字芯片設計的一個主要難點。測試自動化技術可以大大降低測試成本和時間，并提高測試效率和可靠性。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2互連線設計52概念介紹在早期數(shù)字集成電路的發(fā)展過程中，片上互連線并不是其設計重點，僅在特殊情況下或執(zhí)行高精度分析時才需要考慮片上互連線的影響。隨著深亞微米半導體技術的引入，這種情況正在迅速發(fā)生變化。由互連線引入的寄生效應顯示出與晶體管等有源器件不同的縮放行為，并且隨著數(shù)字集成電路器件尺寸的減小和電路速度的增加，該效應產生的作用愈發(fā)重要，已成為影響數(shù)字集成電路內速度、能耗和可靠性等性能指標的主要因素。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2.1互連線設計概述53概念介紹數(shù)字集成電路系統(tǒng)設計者在實現(xiàn)器件互連時可使用多層鋁和多晶硅或重摻雜技術，然而現(xiàn)代布線形成的復雜幾何形狀引入了電容性、電阻性和電感性寄生效應，這些效應將導致：（1）傳播延遲增加或性能的等效下降（2）對能量耗散和功率分布的影響（3）引入額外噪聲源，從而降低系統(tǒng)可靠性。由于完整芯片模型的復雜性，設計人員在分析和優(yōu)化過程中難以全面考慮所有寄生效應，因此需要構建基礎模型來更好地模擬這些影響。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems54互連線互聯(lián)基礎模型

基礎電路模型ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2.2互連參數(shù)——電容、電阻和電感55

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DesignofDigitalIntegratedCircuitSystems3.2.2互連參數(shù)——電容、電阻和電感56概念介紹1.電容參數(shù)（2）為了使互連線的電阻最小化，最好保持互連線的截面盡可能大。另外，更小的寬度（W）則使布線更密集、面積開銷更少。在這種情況下，上述假設的平行板模型變得不準確。互連線側壁與襯底之間的電容（邊緣電容）成為整體電容的組成部分，無法忽略。效果如圖所示。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2.2互連參數(shù)——電容、電阻和電感57概念介紹1.電容參數(shù)（3）電容分解為兩類：平行板電容和邊緣電容，由直徑為互連線厚度的圓柱形互連線建?？紤]到為復雜幾何圖形提供精確模型難度較高。因此使用一個簡化的模型，將電容近似為兩個分量之和，如圖所示：

一個平行板電容，由寬度的互連線和地平面之間的正交場確定，與邊緣電容平行，由一個尺寸等于互連線厚度的圓柱形互連線建模，由此得到的近似值可在實際應用中使用。相關公式為：

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DesignofDigitalIntegratedCircuitSystems3.2.2互連參數(shù)——電容、電阻和電感58概念介紹1.電容參數(shù)（4）在前三種情況，我們的分析僅限于在接地層上放置單個矩形導體的情況。這種結構稱為微帶線，當互連層的數(shù)量限制為1或2時，是半導體互連的良好模型。而隨著工藝的改進，為芯片提供了更多的互連層，這些互連層被非常密集地封裝。在這種情況下，互連線與其周圍結構完全隔離并且僅電容性耦合到地的假設就顯得較為簡單。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2.2互連參數(shù)——電容、電阻和電感59

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DesignofDigitalIntegratedCircuitSystems3.2.2互連參數(shù)——電容、電阻和電感60

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DesignofDigitalIntegratedCircuitSystems3.2.3互連線模型61概念介紹1.理想互連線模型在原理圖中，互連線是沒有附加參數(shù)或寄生效應的簡單線路。這些互連線對電路的電氣行為沒有影響。即使互連線兩端相距一定距離，但在理想情況下，其一端的電壓變化會立即傳播到另一端，因此，可以假設在每個時間點，互連線的每一段都存在相同的電壓。2.集總模型互連線的電路寄生效應沿著其長度分布，并不集中在單一位置。然而，當只有單一寄生元件占主導地位或元件之間的相互作用很小，或者只看電路行為的一個方面時，通常可以將電路中的不同部分合并到單個電路元件中。這種方法的優(yōu)點是，寄生效應可以用一個常微分方程來描述。ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.2.3互連線模型623.集總RC模型當片上金屬互連線超過幾毫米長時，會產生一個顯著的電阻。在這種情況下，電阻、電容集總模型中提出的等電位假設在這種情況下已不再適用，所以必須采用集總RC模型。第一種方法是將每個線段的總線電阻集中到一個單一的電阻中，并類似地將全局電容組合到一個單一的電容中。這種簡單的模型，稱為集總RC模型，這種方式應用于長互連線時，估算結果會有相應誤差。在這種情況下，可以用分布式RC模型來更充分地模擬出互連線上的電阻、電容特性。但在分析分布式模型之前，必須花一些時間對集總RC網絡進行分析和建模，原因為以下兩點：（1）分布式RC線路模型比較復雜，很難直接找出合適的模擬結果，但分布式RC線路可以用一個簡單的RC網絡來模擬；（2）在研究復雜晶體管網絡的瞬態(tài)特性時，通常的做法是將電路簡化為RC網絡，通過這種分析方法，工作人員可以有效地分析這樣的網絡并預測其一階響應，提升其仿真效率。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2.3互連線模型63

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DesignofDigitalIntegratedCircuitSystems3.2.3互連線模型644.分布式RC線路模型如前所述，L表示互連線的總長度，而r和c表示單位長度的電阻和電容。分布式RC模型分布式RC模型示意圖ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2.3互連線模型65

分布式RC模型分布式RC模型示意圖ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2.3互連線模型664.分布式RC線路模型

這些方程很難用于普通的電路分析。然而，已知分布RC線可以用集總RC梯形網絡近似，這可以很容易地用于計算機輔助分析。

如圖，顯示了互連線對階躍輸入的響應，繪制了互連線中不同點的波形作為時間的函數(shù)?？捎糜谟^察階躍波形如何從互連線的起點“擴散”到終點，波形迅速退化導致長互連線的相當大的延遲。驅動這些阻容線并使延遲和信號衰減最小化是現(xiàn)代數(shù)字集成電路設計中最棘手的問題之一。模擬阻容導線隨時間和地點的階躍響應ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2.3互連線模型675.傳輸線

當電路的開關速度足夠快，互連材料的質量足夠高，從而使互連線的電阻保持在一定范圍內時，導線的電感開始在延遲中占主要地位，因此必須考慮傳輸線的影響。

（1）傳輸線模型與互連線的電阻和電容類似，電感分布在導線上。前導線的分布式RLC模型為精確近似的傳輸線模型。傳輸線具有信號作為波在互連介質上傳播的基本性質。（2）有耗傳輸線模型ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2.3互連線模型685.傳輸線（2）有耗傳輸線模型雖然電路板和模塊線足夠粗和寬，可以被視為無損傳輸線，但對于片上互連線則不可以類比考慮，因為導線的電阻是一個重要因素。故應采用有損傳輸線模型。有耗傳輸線的階躍響應有耗傳輸線模型ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2.3互連線模型695.傳輸線（2）有耗傳輸線模型有耗RLC傳輸線階躍響應結合了波傳播和擴散分量。它描繪了RLC傳輸線的響應與源距離的函數(shù)關系。階躍輸入仍然以波的形式通過直線傳播。但是，這個行波的振幅沿直線衰減，計算公式為：有耗傳輸線的階躍響應

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DesignofDigitalIntegratedCircuitSystems3.2.4SPICE模型70概念介紹1.SPICE中的分布RC線路模型由于分布式RC線在當今設計中的重要性，大多數(shù)電路模擬器都內置了高精度的分布式RC模型。例如，BerkeleySpice3模擬器支持均勻分布的RC線性模型(URC)。該模型將RC線近似為具有內部生成節(jié)點的集總RC網絡。參數(shù)包括導線長度L和（可選）模型中使用的段數(shù)。如果這些模型的計算復雜性大大減慢了模擬速度，則可以通過用有限數(shù)量的元素的集總RC網絡來逼近分布式RC線路，構造一個簡單而準確的模型。分布式RC線路仿真模型ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2.4SPICE模型71

分布式RC線路仿真模型ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3系統(tǒng)中的時序問題723.3.1基本時序概念在早期數(shù)字集成電路的發(fā)展過程中，片上互連線并不是其設計重點，僅在特殊情況下或執(zhí)行高精度分析時才需要考慮片上互連線的影響。隨著深亞微米半導體技術的引入，這種情況正在迅速發(fā)生變化。由互連線引入的寄生效應顯示出與晶體管等有源器件不同的縮放行為，并且隨著數(shù)字集成電路器件尺寸的減小和電路速度的增加，該效應產生的作用愈發(fā)重要，已成為影響數(shù)字集成電路內速度、能耗和可靠性等性能指標的主要因素。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.1基本時序概念73同步電路與異步電路時序分析的基礎是時序器件和時序路徑，由時序器件和布線網絡組成了時序路徑，時序電路包括同步電路和異步電路，數(shù)字集成電路設計多數(shù)采取同步設計的方式。對于同步時序電路，大致應該包括以下四個要素：（1）每一個電路元件是寄存器或者是組合電路；（2）至少有一個電路元件是寄存器；（3）所有寄存器都接受同一個時鐘電路；（4）若有環(huán)路，則環(huán)路至少包含一個寄存器。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.1基本時序概念74同步電路與異步電路同步電路是由時序電路(寄存器和各種觸發(fā)器)、組合邏輯電路和布線網絡構成的電路，如圖所示。同步時序邏輯電路的特點是各觸發(fā)器的時鐘端全部連接在一起，并接在系統(tǒng)時鐘輸出端。只有當時鐘脈沖有效沿到來時，電路的狀態(tài)才能被觸發(fā)而隨之改變，改變后的狀態(tài)將一直保持到下一個時鐘脈沖的到來，此時無論外部輸入信號有無變化，狀態(tài)表中的每個狀態(tài)都是穩(wěn)定不變的。同步電路ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.1基本時序概念75時鐘及時鐘樹通常來說，時序電路中的時鐘指的是全局時鐘，全局時鐘在芯片中以時鐘樹（或者稱為時鐘網絡）的形式存在。數(shù)字集成電路設計中，理想時鐘是被認為跳變沿瞬間變化的時鐘信號時鐘樹ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.1基本時序概念76時鐘及時鐘樹實際電路中的時鐘信號存在下面的屬性：（1）時鐘偏移時鐘的偏移：時鐘分支信號在到達寄存器的時鐘端口過程中，都存在線網等延時。理想時鐘時鐘偏移ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.1基本時序概念77時鐘及時鐘樹（2）時鐘抖動時鐘抖動：相對于理想時鐘沿實際時鐘存在不隨時間積累的、時而超前、時而滯后的偏移稱為時鐘抖動,簡稱抖動，如圖所示：時鐘的抖動可以分為隨機抖動和固有抖動。隨機抖動的來源為熱噪聲、散粒噪聲和閃爍噪聲，固定抖動的來源為開關電源噪聲、串擾、電磁干擾等，與電路的設計有關，可通過優(yōu)化設計來改善，比如選擇合適的電源濾波方案、合理的PCB布局和布線。時鐘抖動ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.1基本時序概念78時鐘及時鐘樹（3）時鐘轉換時間時鐘的轉換時間：時鐘的上升沿跳變到下降沿或者時鐘下降沿跳變到上升沿的時間，時鐘沿的跳變時間就是時鐘的轉換時間。（4）時鐘延時時鐘的延時：時鐘從時鐘源（比如說晶振）出發(fā)到達觸發(fā)器時鐘端口的延時，稱為時鐘的延時，包含時鐘源延遲和時鐘網絡的延遲，如圖所示：時鐘轉換時間時鐘延時ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.1基本時序概念79建立時間和保持時間（1）觸發(fā)器建立時間、保持時間和傳輸延遲時間都是和觸發(fā)器的動態(tài)特性有關，一個簡單的觸發(fā)器除了有輸入和輸出信號，還有一個重要的觸發(fā)信號，我們通常稱這個信號為時鐘信號。只有觸發(fā)信號的有效邊沿到來時，觸發(fā)器的輸出信號才會隨之發(fā)生改變，一個簡單觸發(fā)器示意圖如圖所示：觸發(fā)器ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.1基本時序概念80建立時間和保持時間（2）建立時間建立時間：時鐘沿到來之前輸入信號D必須保持穩(wěn)定的最小時間，如果建立時間不夠，數(shù)據(jù)將不能在這個時鐘上升沿被穩(wěn)定的打入觸發(fā)器。（3）保持時間保持時間：時鐘沿到來之后輸入信號D必須保持穩(wěn)定的時間，如果保持時間不夠，數(shù)據(jù)同樣不能被穩(wěn)定的打入觸發(fā)器，就是指這個最小的保持時間。如圖所示。（4）傳輸延遲時間建立保持時間ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.2時序路徑81基本概念時序路徑是時序分析的基礎，時序分析工具可以查找并分析設計中的所有時序路徑，每條時序路徑由一個起點和一個終點及其中間的各級器件和線網構成。時序路徑ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.2時序路徑82時序路徑由圖所示，時序路徑可以分為以下四類：（1）輸入端到寄存器：從輸入端口開始，到達時序元件的數(shù)據(jù)輸入端；（2）寄存器到寄存器：從時序元件的時鐘引腳開始，到時序元件的數(shù)據(jù)輸入端；（3）寄存器到輸出端：從時序元件的時鐘引腳開始，到輸出端口結束；（4）輸入端到輸出端：從輸入端口開始，到輸出端口結束。時序路徑ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3時序約束83時鐘約束（1）寄存器到寄存器的時序約束在默認情況下，邏輯綜合時，即使一個時鐘要驅動很多寄存器，DC也不會在時鐘的連線上加時鐘緩沖器以加強驅動能力，時鐘輸輸入端直接連接到所有寄存器的時鐘引腳，即對于高扇出的時鐘連線，DC不會對它做設計規(guī)則的檢查和優(yōu)化，如圖（a）所示。（a）默認綜合電路

（b）時鐘樹綜合電路ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3時序約束84時鐘約束（1）寄存器到寄存器的時序約束在時鐘連線上加上時鐘緩沖器或作時鐘樹的綜合一般由后端工具完成，后端工具根據(jù)整個設計的物理布局數(shù)據(jù)，進行時鐘樹的綜合。加入時鐘緩沖器后，使整個時鐘樹滿足時鐘，偏差及轉換時間的目標。時鐘樹綜合后的電路如圖(b)所示。（a）默認綜合電路

（b）時鐘樹綜合電路ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3時序約束85時鐘約束（1）寄存器到寄存器的時序約束建立時鐘屬性模型：create_clock、set_clock_uncertainty、set_clock_latency、set_clock_transition分別進行時鐘的周期、偏移、延時、轉換約束，set_clock_uncertainty：對時鐘的偏移和抖動進行建模，也就是對時鐘的偏差進行建模，具體使用為：假設時鐘周期為10ns，時鐘的建立偏差為0.5ns。時鐘約束建模ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3時序約束86時鐘約束（1）寄存器到寄存器的時序約束理想時鐘建模建立時間偏差建模建立、保持時間偏差建模時鐘上升/下降沿偏差建模ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.3.3時序約束87時鐘約束（1）寄存器到寄存器的時序約束當對建立時間偏差建模之后，這時，時鐘周期、時鐘偏差和建立時間的關系如圖所示：時鐘周期、時鐘偏差和建立時間關系ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3時序約束88時鐘約束（1）寄存器到寄存器的時序約束對于保持時間，在未考慮時鐘偏移之前，前面說了，組合邏輯的延時要大于觸發(fā)器的保持時間（具體原因參考前面的描述），當對時鐘偏差建模之后，這時時鐘周期、時鐘偏差和保持時間的時序關系如圖所示：時鐘偏差和保持時間時序關系ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3時序約束89時鐘約束（1）寄存器到寄存器的時序約束在布局布線前：時鐘周期為10ns，時鐘源到芯片的時鐘端口時間是3ns，時鐘端口都內部觸發(fā)器的時間是1ns，如圖所示：時序布線示例圖建模命令：create_clock-period10[get-portsCLK]set_clock_latency-source3[get_clocksCLK]set_clock_latency1[get_clocksCLK]ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3時序約束90時鐘約束（1）寄存器到寄存器的時序約束約束腳本理想時鐘和實際時鐘的對比，如圖所示：理想時鐘/實際時鐘對比ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3時序約束91時鐘約束（1）寄存器到寄存器的時序約束對實際時鐘的建模/約束如圖所示：時鐘模型約束ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3時序約束92時鐘約束（2）輸入端到寄存器的時序約束以模塊前后使用的是同一個時鐘CLK為例進行講述，電路如圖所示：CLK電路示例ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3時序約束93時鐘約束（2）輸入端到寄存器的時序約束上圖中，CLK時鐘的上升沿，通過外部電路的寄存器FF1發(fā)送數(shù)據(jù)經過輸入端口A傳輸?shù)揭C合的電路，在下一個時鐘的上升沿被鎖存至內部寄存器FF2。它們之間的時序關系如圖所示：時序關系示例ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.3.3時序約束94時鐘約束（2）輸入端到寄存器的時序約束如果我們已知輸入端口的外部電路的延遲（假設為4ns，包括外部寄存器翻轉延時和外部的邏輯延時），就可以很容易地計算出留給綜合電路輸入端到寄存器N的最大允許延遲，如圖所示：最大允許延遲ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.3.3時序約束95時鐘約束（2）輸入端到寄存器的時序約束如果我們已知輸入端口的外部電路的延遲（假設為4ns，包括外部寄存器翻轉延時和外部的邏輯延時），就可以很容易地計算出留給綜合電路輸入端到寄存器N的最大允許延遲，如圖所示：最大允許延遲ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.3.3時序約束96

時序電路實例輸入端口延時的約束如下所示：create_clock-period20[get-portsClk]set_input_delay-max7.4-clockClk[get-portsA]ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.3.3時序約束97時鐘約束（2）輸入端到寄存器的時序約束當輸入的組合邏輯有多個輸入端口時，如圖所示：多輸入端口組合邏輯示例ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.3.3時序約束98時鐘約束（3）寄存器到輸出端的時序約束討論的寄存器到輸出端約束的模型，如圖所示：寄存器到輸出端約束模型ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.3.3時序約束99時鐘約束（3）寄存器到輸出端的時序約束CLK時鐘上升沿通過內部電路的寄存器FF2發(fā)送數(shù)據(jù)經要綜合的電路S，到達輸出端口B，在下一個時鐘的上升沿被到達外部寄存器的FF2接收。他們之間的時序關系如圖所示，需要約束的的組合路徑電路S的延時，令DC計算它的延時是否能夠滿足時序關系，就要通知DC外部輸出的延時大概數(shù)值：寄存器到輸出端時序波形圖ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3時序約束100時鐘約束（3）寄存器到輸出端的時序約束CLK時鐘上升沿通過內部電路的寄存器FF2發(fā)送數(shù)據(jù)經要綜合的電路S，到達輸出端口B，在下一個時鐘的上升沿被到達外部寄存器的FF2接收。他們之間的時序關系如圖所示，需要約束的的組合路徑電路S的延時，令DC計算它的延時是否能夠滿足時序關系，就要通知DC外部輸出的延時大概數(shù)值：寄存器到輸出端時序波形圖ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.3.3時序約束101時鐘約束（3）寄存器到輸出端的時序約束當已知外部電路的延遲（假設為5.4ns），就可以很容易地計算出留給要綜合電路輸出端口的最大延遲，如圖所示：綜合電路輸出端口最大延遲ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3時序約束102時鐘約束（3）寄存器到輸出端的時序約束DC中，用set_output_delay命令約束輸出路徑的延遲，對于上面的電路圖，有：set_output_delay-max5.4-clockClk[get_portsB]設計約束中指定外部邏輯用了多少時間，DC將會計算還有多少時間留給內部邏輯。例如，對于圖示的電路模型：時序電路實例ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3時序約束103時鐘約束（3）寄存器到輸出端的時序約束寄存器到輸出端口的時序路徑約束為：create_clock-period20[get_portsClk]set_output_delay-max7.0-clockClk[get_portsB]對應的時序關系圖如下所示：時序電路實例-時序關系ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3時序約束104時鐘約束（3）寄存器到輸出端的時序約束關于輸入路徑延時和輸出路徑延時的一些實際情況：進行SOC設計時，由于電路比較大，需要對設計進行劃分，在一個設計團隊中，每個設計者負責一個或幾個模塊。設計者往往并不知道每個模塊的外部輸入延遲和外部輸出的建立要求（這些要求或許在設計規(guī)格書里面寫有，或許沒有，當沒有時設計者會無從得知），如圖所示：多模塊時序電路示例ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3時序約束105

時序電路富余量說明ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3時序約束106時鐘約束（3）寄存器到輸出端的時序約束如果設計中的模塊以寄存器的輸出進行劃分，時間預算將變得較簡單，如圖所示：寄存器劃分時間預算ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.4靜態(tài)時序分析107靜態(tài)時序分析簡介靜態(tài)時序分析（STA）是通過工具對同步電路中所有存在的時序路徑進行分析，檢查是否存在時序違例。靜態(tài)時序分析的基礎是同步設計，其作用包括以下三個方面：（1）通過靜態(tài)時序分析可以獲取當前電路所允許的最高時鐘頻率；（2）靜態(tài)時序分析會依據(jù)時序約束對設計進行檢查，并報告時序存在不收斂情況的邏輯電路；（3）自動分析時鐘的偏移、抖動等各種因素對電路時序的影響。常用的靜態(tài)時序分析包括：（1）Synopsys公司的PrimeTime；（2）Cadence公司的Tempus。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.4靜態(tài)時序分析108PrimeTime簡介（1）PrimeTime的輸入輸出文件輸入文件：1）綜合后的網表文件和SPEF文件（連線的寄生電容電阻）；2）標準單元的庫文件；3）其他庫文件，如IP庫、IO庫等；4）時序約束文件。輸出文件：1）帶延時信息的SDF文件；2）時序分析報告以及保留相關結果的session文件；3）Timingeco文件（存在時序違例時需重復迭代此步，從而促使后端設計進一步優(yōu)化版圖，修完后會重新生成一個SDF文件和session文件，直到時序違例消除）。ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.3.4靜態(tài)時序分析109PrimeTime簡介（2）PrimeTime使用流程1）設計STA環(huán)境2）指定STA庫文件3）讀取網表文件4）讀取SPEF文件5）設置約束文件6）輸出報告并保存數(shù)據(jù)文件ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.3.4靜態(tài)時序分析110靜態(tài)時序分析常見問題（1）建立保持時間不滿足要求（2）輸入偏置約束不滿足要求（3）輸出偏置約束不滿足要求ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.4運算功能塊設計111數(shù)據(jù)輸入通路

數(shù)據(jù)輸入通路具有可選流水線設計，以DSP模塊為例，數(shù)據(jù)輸入端口A、B可選0、1、2個寄存器，為AREG和BREG，并且具有級聯(lián)通路將數(shù)據(jù)傳輸?shù)较乱粋€相鄰的DSP模塊，為ACASREG和BCASREG。DSP模塊數(shù)據(jù)端口屬性表ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.4運算功能塊設計112控制輸入通路

在DSP模塊中，控制輸入通路包含加法器模式選擇ALUMODE、進位信號選擇CARRYINSEL和加法器輸入選擇OPMODE。ALUMODE控制信號具有專用流水線設計，可選寄存器數(shù)量為0、1。ArtificialIntelligenceChipDesign,

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03:

DesignofDigitalIntegratedCircuitSystems3.4運算功能塊設計113控制輸入通路

在DSP模塊中，控制輸入通路包含加法器模式選擇ALUMODE、進位信號選擇CARRYINSEL和加法器輸入選擇OPMODE。ALUMODE控制信號具有專用流水線設計，可選寄存器數(shù)量為0、1。ArtificialIntelligenceChipDesign,

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