1、集成電路設(shè)計(jì)導(dǎo)論,云南大學(xué)信息學(xué)院電子工程系,梁竹關(guān),第一部分 理論課 第一章 緒言 11 集成電路的發(fā)展 12 集成電路分類 13 集成電路設(shè)計(jì) 第二章 MOS晶體管 21 MOS晶體管結(jié)構(gòu) 22 MOS晶體管工作原理 23 MOS晶體管的電流電壓關(guān)系 24 MOS晶體管主要特性參數(shù) 25 MOS晶體管的SPICE模型 第三章 MOS管反相器 31 引言 32 NMOS管反相器 33 CMOS反相器 34 動(dòng)態(tài)反相器 35 延遲 36 功耗,第四章 半導(dǎo)體集成電路基本加工工藝與設(shè)計(jì)規(guī)則 4.1 引言 4.2 集成電路基本加工工藝 4.3 CMOS工藝流程 4.4 設(shè)計(jì)規(guī)則 4.5 CMOS反

2、相器的閂鎖效應(yīng) 4.6 版圖設(shè)計(jì) 第五章 MOS管數(shù)字集成電路基本邏輯單元設(shè)計(jì) 5.1 NMOS管邏輯電路 5.2 靜態(tài)CMOS邏輯電路 5.3 MOS管改進(jìn)型邏輯電路 5.4 MOS管傳輸邏輯電路 5.5 觸發(fā)器 5.6 移位寄存器 5.7 輸入輸出（I/O）單元,第六章 MOS管數(shù)字集成電路子系統(tǒng)設(shè)計(jì) 6.1 引言 6.2 加法器 6.3 乘法器 6.4 存儲(chǔ)器 6.5 PLA 第七章 MOS管模擬集成電路設(shè)計(jì)基礎(chǔ) 7.1 引言 7.2 MOS管模擬集成電路中的基本元器件 7.3 MOS模擬集成電路基本單元 7.4 MOS管模擬集成電路版圖設(shè)計(jì) 第八章 集成電路的測(cè)試與可測(cè)性設(shè)計(jì) 8.1

3、引言 8.2 模擬集成電路測(cè)試 8.3 數(shù)字集成電路測(cè)試 8.4 數(shù)字集成電路的可測(cè)性測(cè)試,第二部分 實(shí)驗(yàn)課 1、數(shù)字集成電路 （1）不同負(fù)載反相器的仿真比較； （2）靜態(tài)CMOS邏輯門電路仿真分析； （3）設(shè)計(jì)CMOS反相器版圖； （4）設(shè)計(jì)D觸發(fā)器及其版圖； （5）設(shè)計(jì)模16的計(jì)數(shù)器及其版圖（可選）。 2、模擬集成電路 設(shè)計(jì)一個(gè)MOS放大電路（可選） 。,教學(xué)進(jìn)度表,參考文獻(xiàn) 1 王志功，景為平，孫玲.集成電路設(shè)計(jì)技術(shù)與工具. 南京： 東南大學(xué)出版社，2007年7月（國(guó)家級(jí)規(guī)劃教材）. 2（美）R.Jacob Baker, Harry W. Li, David E. Boyce. CMOS

4、 Circuit Design, Layout and Simulation. 北京： 機(jī)械工業(yè)出版社，2006. 3 陳中建主譯. CMOS電路設(shè)計(jì)、布局與仿真.北京：機(jī)械工 業(yè)出版社，2006. 4（美）Wayne Wolf. Modern VLSI Design System on Silicon. 北京：科學(xué)出版社，2002. 5 朱正涌. 半導(dǎo)體集成電路. 北京：清華大學(xué)出版社，2001. 6 王志功，沈永朝.集成電路設(shè)計(jì)基礎(chǔ)電子工業(yè)出版 社，2004年5月（21世紀(jì)高等學(xué)校電子信息類教材）.,4.1 引言,第四章 集成電路基本加工工藝及設(shè)計(jì)規(guī)則,20世紀(jì)60年代，以熱生長(zhǎng)二氧化硅膜

5、作為絕緣柵的MOS場(chǎng)效應(yīng)管制作成功的以后，由于初期MOS工藝技術(shù)水平低，工藝重復(fù)性和穩(wěn)定性差，MOS器件一直未能大量生產(chǎn)和應(yīng)用。到了70年代，MOS工藝走上了飛速發(fā)展階段，在以后的30年中，經(jīng)歷了PMOS、NMOS、HMOS和深亞微米CMOS發(fā)展階段，并成為當(dāng)代集成電路的主流工藝。,PMOS工藝技術(shù)是MOS工藝的起步工藝。選擇PMOS工藝不是因?yàn)槠渥陨淼膬?yōu)點(diǎn)，而是在當(dāng)時(shí)的工藝條件下，PMOS器件容易制作。1972年以后，由于能生產(chǎn)低表面態(tài)密度，性能穩(wěn)定的SiO2薄膜，再加之等平面工藝技術(shù)的發(fā)明，使得具有很多優(yōu)點(diǎn)的NMOS工藝技術(shù)得到迅速發(fā)展。20世紀(jì)80年代，CMOS技術(shù)逐步取代了NMOS技術(shù)

6、，占據(jù)了統(tǒng)治地位。,4.2 集成電路基本加工工藝,4.2.1 半導(dǎo)體晶體材料的制備,圖4.2.1 硅晶圓與晶圓片,4.2.2 版圖與制版,設(shè)計(jì)與工藝制造之間的接口是版圖。版圖是一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來(lái)表示。版圖與所采用的制備工藝緊密相關(guān)。 制版的目的就是產(chǎn)生一套分層的版圖掩模，為將來(lái)進(jìn)行圖形轉(zhuǎn)移，即將設(shè)計(jì)的版圖轉(zhuǎn)移到硅片上去做準(zhǔn)備。,圖4.2.2 晶圓片上的若干集成電路芯片,4.2.3 圖形轉(zhuǎn)換（光刻與刻蝕工藝）,（a）曝光,（b）顯影,（c）腐蝕,（d)去膠 圖4.2.3 圖形轉(zhuǎn)換,4.2.4 摻雜,將需要的雜質(zhì)摻入特定的半導(dǎo)體區(qū)以達(dá)到改變半

7、導(dǎo)體電學(xué)性質(zhì)，形成PN結(jié)、電阻、歐姆接觸等。摻雜工藝分?jǐn)U散和離子注入兩種。,1、擴(kuò)散 擴(kuò)散摻雜就是利用原子在高溫下的擴(kuò)散運(yùn)動(dòng)，使雜質(zhì)原子從濃度很高的雜質(zhì)源向硅中擴(kuò)散并形成一定的分布，所以也稱為擴(kuò)散摻雜。一般施主雜質(zhì)元素有磷（P）、砷（As）等，受主雜質(zhì)元素有硼（B）、銦（C）等。摻雜后硅中的雜質(zhì)濃度大小與分布是溫度和時(shí)間的函數(shù)，所以控制溫度和擴(kuò)散時(shí)間是保證質(zhì)量的兩大要素。,2、離子注入 離子注入是另一種摻雜技術(shù)，離子注入摻雜也分為兩個(gè)步驟：離子注入和退火再分布。離子注入是通過(guò)高能離子束轟擊硅片表面，在摻雜窗口處，雜質(zhì)離子被注入硅本體，在其他部位，雜質(zhì)離子被硅表面的保護(hù)層屏蔽，完成選擇摻雜的過(guò)程

8、。進(jìn)入硅中的雜質(zhì)離子在一定的位置形成一定的分布。通常，離子注入的深度(平均射程)較淺且濃度較大，必須重新使它們?cè)俜植?。摻雜深度由注入雜質(zhì)離子的能量和質(zhì)量決定，摻雜濃度由注入雜質(zhì)離子的數(shù)目(劑量)決定。 同時(shí)，由于高能粒子的撞擊，導(dǎo)致硅結(jié)構(gòu)的晶格發(fā)生損傷。為恢復(fù)晶格損傷，在離子注入后要進(jìn)行退火處理，根據(jù)注入的雜質(zhì)數(shù)量不同，退火溫度在450950之間，摻雜濃度大則退火溫度高，反之則低。在退火的同時(shí)，摻入的雜質(zhì)同時(shí)向硅體內(nèi)進(jìn)行再分布，如果需要，還要進(jìn)行后續(xù)的高溫處理以獲得所需的結(jié)深和分布。 離子注入工藝是20世紀(jì)70年代才進(jìn)入工業(yè)應(yīng)用階段的。離子注入技術(shù)以其摻雜濃度控制精確、位置準(zhǔn)確等優(yōu)點(diǎn)，正在取代

9、熱擴(kuò)散摻雜技術(shù)，成為VLSI工藝流程中摻雜的主要技術(shù)。,4.2.5 金屬化工藝,金屬化工藝主要是完成電極、焊盤和互連線的制備。用于金屬化工藝的材料有金屬鋁、鋁-硅合金、鋁-銅合金，重?fù)诫s多晶硅和難熔金屬硅化物等。金屬化工藝是一種物理氣相淀積，需要在高真空系統(tǒng)中進(jìn)行，常用的方法有真空蒸發(fā)法和濺射法。,（a）淀積一層金屬鋁,（b）刻蝕不需要的鋁 4.2.4 金屬化工藝,4.2.6 氧化工藝,氧化工藝就是制備二氧化硅（SiO2）層。二氧化硅是一種十分理想的電絕緣材料，它的化學(xué)性質(zhì)非常穩(wěn)定，室溫下它只與氫氟酸發(fā)生化學(xué)反應(yīng)。它在集成電路加工工藝中有許多作用，（1）在MOS電路中作為MOS器件的絕緣柵介質(zhì)

10、，是MOS器件的組成部分；（2）擴(kuò)散時(shí)的掩蔽層，離子注入的阻擋層（有時(shí)與光刻膠、Si3N4層一起使用）；（3）作為集成電路的隔離介質(zhì)材料；（4）作為電容器的絕緣介質(zhì)材料；（5）作為多層金屬互連層之間的介質(zhì)材料；（6）作為對(duì)器件和電路進(jìn)行鈍化的鈍化層材料。氧化工藝有熱氧化法、化學(xué)氣相淀積法、熱分解淀積法和濺射法。,4.2.7 自對(duì)準(zhǔn)工藝,（a）形成薄氧化層,（b）加工多晶硅,（c）去掉不需要的薄二氧化硅,（d）利用自對(duì)準(zhǔn)作用摻雜 圖4.2.5 自對(duì)準(zhǔn)工藝,4.3 CMOS工藝流程,4.3.1 CMOS工藝技術(shù),實(shí)現(xiàn)CMOS電路的工藝技術(shù)有多種，主要的三種CMOS工藝分別是p阱工藝、n阱工藝和雙阱

11、工藝，如圖4.3.1（a）、（b）和（c）所示。,（a）P阱工藝,（b）N阱工藝,（c）雙阱工藝 圖4.3.1 三種CMOS工藝,4.3.2 CMOS工藝流程舉例,圖4.3.2 NMOS晶體管版圖,圖4.3.3 N阱工藝CMOS反相器版圖,（a）N阱（N-Well）,（b）有源區(qū)（Active）,（c）多晶硅（Polisilicon）柵極,（d）N摻雜區(qū),（e）P摻雜區(qū),（f）接觸孔（Contact）,（g）金屬連線（Metal） 圖4.3.4 CMOS工藝流程,4.4 設(shè)計(jì)規(guī)則 4.4.1版圖設(shè)計(jì)規(guī)則的概念,設(shè)計(jì)規(guī)則是集成電路設(shè)計(jì)與制造的橋梁。如何向電路設(shè)計(jì)及版圖設(shè)計(jì)工程師精確說(shuō)明工藝線的加

12、工能力，就是設(shè)計(jì)規(guī)則描述的內(nèi)容。這些規(guī)定是以掩膜版各層幾何圖形的寬度、間距及重疊量等最小容許值的形式出現(xiàn)的。 設(shè)計(jì)規(guī)則本身并不代表光刻、化學(xué)腐蝕、對(duì)準(zhǔn)容差的極限尺寸，它所代表的是容差的要求?？紤]器件在正常工作的條件下，根據(jù)實(shí)際工藝水平(包括光刻特性、刻蝕能力、對(duì)準(zhǔn)容差等)和成品率要求，給出的一組同一工藝層及不同工藝層之間幾何尺寸的限制，主要包括線寬、間距、覆蓋、露頭、凹口、面積等規(guī)則，分別給出它們的最小值，以防止掩膜圖形的斷裂、連接和一些不良物理效應(yīng)的出現(xiàn)。,4.4.2 設(shè)計(jì)規(guī)則的表示方法,1以微米為單位也叫做“自由格式” 每個(gè)尺寸之間沒(méi)有必然的比例關(guān)系，提高每一尺寸的合理度；簡(jiǎn)化度不高。目前

13、一般雙極型集成電路的研制和生產(chǎn)，通常采用這類設(shè)計(jì)規(guī)則。在這類規(guī)則中，每個(gè)被規(guī)定的尺寸之間，沒(méi)有必然的比例關(guān)系。這種方法的好處是各尺寸可相對(duì)獨(dú)立地選擇，可以把每個(gè)尺寸定得更合理，所以電路性能好，芯片尺寸小。缺點(diǎn)是對(duì)于一個(gè)設(shè)計(jì)級(jí)別，就要有一整套數(shù)字，而不能按比例放大、縮小。,2以為單位也叫做“規(guī)整格式” 它把大多數(shù)尺寸（間距、覆蓋、露頭等等）約定為的倍數(shù)，各個(gè)最小允許尺寸當(dāng)然也表示成的整倍數(shù)。 與工藝線所具有的工藝分辨率有關(guān)，線寬偏離理想特征尺寸的上限以及掩膜版之間的最大偏差，它等于最小柵長(zhǎng)度的一半。也就是說(shuō)，如果一條工藝線的特征尺寸是X（單位為um），則2 =X，如對(duì)于一條 0.25 um的工藝

14、線， 2 = 0.25 um 。這種表示方法的優(yōu)點(diǎn)在于它使版圖設(shè)計(jì)獨(dú)立于工藝和實(shí)際尺寸，便于人們實(shí)現(xiàn)MOS工藝“按比例縮小”的集成電路設(shè)計(jì)原則。的值可以隨著工藝水平提高而減小，人們可以根據(jù)情況重新定義的值。,4.5 CMOS反相器的閂鎖效應(yīng)（Latch-Up）,Latch-Up(鎖定)是CMOS存在一種寄生電路的效應(yīng)，寄生的元件使得在VDD和VSS之間建立了低阻導(dǎo)電通道，并導(dǎo)致器件損壞，或者至少系統(tǒng)因電源關(guān)閉而停擺。 實(shí)際上，在VDD和VSS之間有兩個(gè)寄生晶體管和電阻形成通路，N阱工藝中出現(xiàn)的閂鎖效應(yīng)如圖4.5.1所示。如果有足夠朋的襯底電流流動(dòng)，則在RS兩端產(chǎn)生足夠的電壓打開(kāi)晶體管T1，這時(shí)

15、將通過(guò)RP吸收電流。如果電壓的升高足夠大，T2也將導(dǎo)通，在電源線之間建立起再生并保持的低阻通道。如果兩個(gè)晶體管的電流乘積 1 ，閂鎖效應(yīng)就會(huì)發(fā)生。圖4.5.2給出圖4.5.1的等效電路圖。,4.5 CMOS反相器的閂鎖效應(yīng)（Latch-Up）,圖4.5.1 N阱工藝中的閂鎖效應(yīng),圖4.5.2閂鎖效應(yīng)電路模型,這種效應(yīng)是早期CMOS技術(shù)不能被接受的重要原因之一。在制造更新和充分了解電路設(shè)計(jì)技巧之后，這種效應(yīng)已經(jīng)可以被控制了。 我們可以加上襯底接點(diǎn)(Substrate Contact)，它可以有效減少Rs、Rw電阻值。在現(xiàn)在大部分的制造中設(shè)計(jì)者并不需要太擔(dān)心Latch-Up的問(wèn)題，只要設(shè)計(jì)時(shí)使用充

16、分的襯底接點(diǎn)。事實(shí)上，現(xiàn)在要分析出加多少的襯底接點(diǎn)就可以避免Latch-Up這個(gè)問(wèn)題是很難的。,4.6 版圖設(shè)計(jì),4.6.1 版圖與棍圖,圖4.6.1 棍圖與版圖的關(guān)系,（a）電路圖,（b）一種棍圖,（c）另一種棍圖,圖4.6.2 棍圖與版圖的關(guān)系,（a）電路圖,（b）版圖,4.6.2 版圖設(shè)計(jì)技巧,1布局要合理 （1）引出端分布是否便于使用或與其他相關(guān)電路兼容，是否符合管殼引出線排列要求。 （2）特殊要求的單元是否安排合理，如P阱與PMOS管和漏源P+區(qū)離遠(yuǎn)一些，有利于抑制閂鎖效應(yīng)（Latch-up），尤其是輸出級(jí)更應(yīng)該注意。 （3）布局是否緊湊，以節(jié)約芯片面積，一般盡可能將各單元設(shè)計(jì)成方形

17、。 （4）考慮到熱場(chǎng)對(duì)器件工作的影響，應(yīng)注意電路溫度分布是否合理。,2單元配置恰當(dāng) （1）芯片面積降低10%，管芯成品率/圓片可提高1520%。 （2）多用并聯(lián)形式，如或非門，少用串聯(lián)形式，如與非門。 （3）大跨導(dǎo)管采用梳狀或馬蹄形，小跨導(dǎo)管采用條狀圖形，使圖形排列盡可能規(guī)整。 3布線合理 （1）布線面積往往為其電路元器件總面積的幾倍，在多層布線中尤為突出。 （2）擴(kuò)散條/多晶硅互連多為垂直方向，金屬連線為水平方向，電源地線采用金屬線，與其他金屬線平行。 （3）長(zhǎng)連線選用金屬。 （4）多晶硅穿過(guò)Al線下面時(shí)，長(zhǎng)度盡可能短，以降低寄生電容。,4CMOS電路版圖設(shè)計(jì)對(duì)布線和接觸孔的特殊要求 （1）為抑制Latch up，要特別注意合理布置電源接觸孔和VDD引線，減小橫向電流密度和橫向電阻RS、RW。 采用接襯底的環(huán)行VDD布線。 增多VDD、VSS接觸孔，加大接觸面積，增加連線牢固性。 對(duì)每一個(gè)VDD孔，在相鄰阱中配以對(duì)應(yīng)的VSS接觸孔，以增加并行電流通路。 盡量使VDD、VSS接觸孔的長(zhǎng)邊相互平行。 接