1、第三章微機(jī)檢測(cè)和控制系統(tǒng)微處理器，主要內(nèi)容為： 3.1英特爾51系列和96系列單片機(jī)3.2數(shù)字信號(hào)處理器DSP 3.3嵌入式微處理器ARM 3.4現(xiàn)場(chǎng)可編程門陣列f 微機(jī)檢測(cè)系統(tǒng)微處理器的概要特征：集成度高、體積小、功耗低、可靠性低、成本低的作用：微機(jī)控制系統(tǒng)的核心負(fù)責(zé)各種檢測(cè)信號(hào)的采集、處理、控制指令的產(chǎn)生等，是3.1 Intel 51系列和96系列的在微機(jī)測(cè)量系統(tǒng)中，單片機(jī)是最早、最廣泛采用的微處理器。 在測(cè)量系統(tǒng)的開發(fā)中占有重要地位。 微機(jī)測(cè)量系統(tǒng)中最常用的是8位和16位的單片機(jī). 3.1.1 MCS-51系列單片機(jī)，英特爾是1980年代初開發(fā)的。 80年代中期以專利轉(zhuǎn)讓的形式將51內(nèi)核

2、交給了很多半導(dǎo)體制造商，形成了與51指令系統(tǒng)兼容的單片機(jī)。 目前，國(guó)內(nèi)市場(chǎng)上Atmel和飛利浦公司的51系列單片機(jī)較多，例如AT89C51、AT89LS54、P8031、P87C54等型號(hào)較多。 基本型：三總線體系結(jié)構(gòu)，四十腳封裝緊湊：無三總線體系結(jié)構(gòu)，二十腳封裝緊湊擴(kuò)展：無三總線，添加許多功能部件高級(jí)型：高性能附件，MCS-51系列單片機(jī)內(nèi)部結(jié)構(gòu)，MCS-51 運(yùn)算器(ALU) 8051具有高性能的運(yùn)算器，它的執(zhí)行速度高，大部分指令的執(zhí)行時(shí)間為1us，乘法指令的執(zhí)行時(shí)間為4us。 控制器的主要功能是基于該命令產(chǎn)生控制信號(hào)，并控制單片機(jī)內(nèi)的各單元的操作。 8051中的控制器包括定時(shí)控制邏輯、命

3、令寄存器、振蕩器等。MCS-51單片機(jī)內(nèi)部結(jié)構(gòu)、專用寄存器組程序計(jì)數(shù)器PC累加器a通用寄存器b程序狀態(tài)語PSW堆棧指針SP數(shù)據(jù)指針DPTR、MCS-51的存儲(chǔ)器結(jié)構(gòu)、ROM地址空間片內(nèi)最大8kb (芯片外RAM地址空間最大64KB芯片內(nèi)RAM地址空間128字節(jié)(8051 )或256字節(jié)(8052 )、MCS-51的存儲(chǔ)器結(jié)構(gòu)、特殊功能寄存器、MCS-51的輸入輸出端口、輸入輸出端口是單片機(jī)和外部的數(shù)據(jù)四個(gè)并行I/O接口MCS-51的四個(gè)8位并行I/O接口分別標(biāo)記為P0、P1、P2、P3，這四個(gè)并行端口中的每一個(gè)都有雙向I/O功能。 每個(gè)I/O端口內(nèi)部都有8位數(shù)據(jù)輸出鎖存器和8位數(shù)據(jù)輸入緩沖器，

4、4個(gè)數(shù)據(jù)輸出鎖存器與端口號(hào)P0、P1、P2、P3同名，是特殊的功能寄存器。 一個(gè)串行I/O接口標(biāo)準(zhǔn)的通用異步串行收發(fā)器(UART )、MCS-51的輸入輸出端口、P0和P2兩個(gè)端口除了通用I/O端口以外，作為單片機(jī)讀出外部存儲(chǔ)器時(shí)的地址線和數(shù)據(jù)線在P3端口第二功能、MCS-51的中斷系統(tǒng)8051中，有五個(gè)中斷源，包括兩個(gè)外部中斷、兩個(gè)時(shí)序/計(jì)數(shù)器中斷和一個(gè)串行中斷。 3.1.2 MCS-96系列單片機(jī)，8098 :標(biāo)準(zhǔn)16位單片機(jī)，內(nèi)部16位，外部8位。 80C196KB :標(biāo)準(zhǔn)的16位單片機(jī)還可以設(shè)置為標(biāo)準(zhǔn)的16位。 與51的主要差異：可以取消累加器結(jié)構(gòu)，直接操作由寄存器組合和專用寄存器構(gòu)成

5、的256字節(jié)的地址空間。 CPU通過專用寄存器直接控制IO。 HSI、HSO PWM、80C196KB和8098單片機(jī)端子、內(nèi)部時(shí)序、96系列單片機(jī)為了正常工作，需要6-12MHz的輸入時(shí)鐘頻率。 8098是3分頻結(jié)構(gòu)，80C196是2分頻結(jié)構(gòu)。 另外，存儲(chǔ)器空間和MCS-96的可尋址空間是64K字節(jié)。 其中，0000H到00FFH和1FFEH到207FH為專用空間(用戶也可以使用)。 此外，所有設(shè)備都被分配給用戶，可以存儲(chǔ)程序、存儲(chǔ)數(shù)據(jù)，也可以作為外圍設(shè)備的接口存儲(chǔ)映像。 用戶事先將芯片結(jié)構(gòu)寄存器CCR、CCR的內(nèi)容寫入018H單元(芯片結(jié)構(gòu)字節(jié))，在系統(tǒng)復(fù)位時(shí)自動(dòng)寫入CCR寄存器。 I/O

6、狀態(tài)和控制寄存器8098包括兩個(gè)I/O控制寄存器IOC0和IOC1。 IOC0控制計(jì)時(shí)器2和高速輸入線。io1控制特定管腳功能、中斷源和兩個(gè)HSO管腳。中斷結(jié)構(gòu)，8098有八種中斷類型的21個(gè)中斷源，計(jì)時(shí)器，系統(tǒng)有兩個(gè)16位計(jì)時(shí)器，計(jì)時(shí)器1和計(jì)時(shí)器2。 計(jì)時(shí)器1作為實(shí)時(shí)時(shí)鐘，被用于同步其他事件。 自由工作，每八個(gè)狀態(tài)周期加一。 該計(jì)數(shù)器可以隨時(shí)讀取，但一般不能夠改寫，除了芯片復(fù)位以外，也沒有停止計(jì)數(shù)返回到0的手段。 計(jì)時(shí)器1生成高速輸入單元HSI和高速輸出單元HSO的基準(zhǔn)時(shí)間。 另外，高速輸入單元、高速輸入單元HSI可以將計(jì)時(shí)器1作為實(shí)時(shí)時(shí)鐘，記錄外部事件發(fā)生的時(shí)刻。 “快速”表示獲取事件不需

7、要CPU介入。 方式選擇位事件定義00 8個(gè)正跳為一個(gè)事件01個(gè)正跳為一個(gè)事件10個(gè)負(fù)跳為一個(gè)事件11個(gè)跳(正和負(fù))為一個(gè)事件，高速輸出單元、高速輸出單元HSO的功能觸發(fā)作為預(yù)定定時(shí)的事件在這些事件中，模擬接口、MCS-96單片機(jī)可以通過啟動(dòng)A/D轉(zhuǎn)換使計(jì)時(shí)器2復(fù)位的4個(gè)軟件計(jì)時(shí)器標(biāo)志來改變6條輸出線(HSO.0-HSO.5 )上的電平信號(hào)。 通過四路輸入的10位A/D轉(zhuǎn)換器接收模擬信號(hào)。 脈沖寬度調(diào)制輸出和HSO單元負(fù)責(zé)提供數(shù)字信號(hào)，經(jīng)過濾波后，作為模擬輸出使用。 串行端口、96單片機(jī)的串行端口有三種異步方式和同步方式。 異步者是全雙工方式，收發(fā)可以同時(shí)進(jìn)行。 由于接收機(jī)是雙緩沖器，所以在讀

8、取第一字節(jié)之前開始第二字節(jié)的接收過程。 監(jiān)視計(jì)時(shí)器和監(jiān)視計(jì)時(shí)器WDT是釋放軟件故障的有利手段。 一旦啟動(dòng)，它的值會(huì)在每個(gè)狀態(tài)周期增加1。 因此，如果不立即清零，則在64K的狀態(tài)周期后溢出，導(dǎo)致芯片硬件的復(fù)位。 另外，復(fù)位和停電保護(hù)可以在電源處于正常范圍振蕩器穩(wěn)定之后，通過在RESET端子保持至少兩個(gè)狀態(tài)周期的低電平來復(fù)位系統(tǒng)。 RESET引腳電壓上升時(shí)，系統(tǒng)執(zhí)行10狀態(tài)周期的內(nèi)部復(fù)位順序。 在該時(shí)段中，芯片配置字節(jié)CCR從2018H小區(qū)讀出，并進(jìn)一步寫入芯片CCR寄存器。 通電復(fù)位可以通過電容器、單一穩(wěn)定或其他方式實(shí)現(xiàn)，復(fù)位電平對(duì)96系列單片機(jī)有效，3.2數(shù)字信號(hào)處理器DSP、數(shù)字信號(hào)處理器(

9、DSP )。 實(shí)時(shí)性、計(jì)算精度浮點(diǎn)運(yùn)算能力特殊硬件結(jié)構(gòu)特殊框架特別適合數(shù)字信號(hào)處理和數(shù)字圖像處理等應(yīng)用。 3.2.1 DSP的特殊功能和特征、數(shù)字處理能力“積和”運(yùn)算專用硬件實(shí)現(xiàn)16位或32位的乘法和乘法的累積運(yùn)算。 乘法在一個(gè)循環(huán)內(nèi)完成，結(jié)果自動(dòng)相加。 3.2.1 DSP的特殊功能和特征，高速數(shù)據(jù)訪問的數(shù)據(jù)存儲(chǔ)速度是限制微處理器的實(shí)際運(yùn)算效率的主要瓶頸之一，哈佛結(jié)構(gòu)、馮諾伊曼結(jié)構(gòu)、哈佛結(jié)構(gòu)、3.2.1 DSP的特殊功能和特征特殊地址模式地址、位反轉(zhuǎn)地址、3.2.1 DSP特殊功能和特征，RISC指令集計(jì)算機(jī)RISC) DSP設(shè)備的設(shè)計(jì)是RISC的設(shè)計(jì)思想指令長(zhǎng)度一定，執(zhí)行周期一致，大量采用通

10、用寄存器，參考3.2.1 DSP的特殊功能和特征并行運(yùn)算是可同時(shí)執(zhí)行多個(gè)指令TMS320C6745的最高時(shí)鐘頻率為456MHz的，其最高運(yùn)算速度為3648MIPS TMS320C6745，可以在每次取指令時(shí)讀取8個(gè)字長(zhǎng)度的命令3.2.1同時(shí)計(jì)算DSP的特殊功能和特征，命令的最低有效位被稱為p位，并確定命令是否能夠與其他命令并行執(zhí)行。P=1表示該指令和下一個(gè)指令同時(shí)執(zhí)行P=0表示該指令不能與下一個(gè)指令同時(shí)執(zhí)行完全串行，3.2.1 DSP特殊功能和特征，并行處理完全并行部分并行，3.2.1 DSP特殊功能和特征，硬件循環(huán)很重要DSP裝置僅通過引入若干硬件來實(shí)施指令循環(huán)且設(shè)置相關(guān)參數(shù)，就可以在無需軟

11、件控制的情況下高效地自動(dòng)循環(huán)執(zhí)行一個(gè)或一個(gè)指令。 3.2.2 DSP內(nèi)部結(jié)構(gòu)，TMS320C6742內(nèi)部結(jié)構(gòu)DSP子系統(tǒng)控制JTAG接口芯片上的設(shè)備SCR，3.2.2 DSP內(nèi)部結(jié)構(gòu)，TMS320C674x CPU結(jié)構(gòu)，3.3嵌入式微處理器ARM，ARM是高級(jí)縮小指令集ARM處理器具有小型、低成本、低功耗、執(zhí)行效率等特點(diǎn)。 chipless生產(chǎn)模式不是由ARM公司自己設(shè)計(jì)生產(chǎn)芯片，而是將高效的IP(Intellectual Property)Core作為產(chǎn)品設(shè)計(jì)并提供給認(rèn)可的半導(dǎo)體制造企業(yè)。 3.3嵌入式微處理器ARM、典型產(chǎn)品NXP的基于ARM7的LPC2200、LPC2300等系列包括功耗

12、低、封裝小型、豐富的片上外圍設(shè)備和GPIO。 特別適用于工業(yè)控制領(lǐng)域的TI公司將業(yè)界領(lǐng)先的DSP核心和ARM核心整合到一個(gè)芯片中，推出了OMAP系列處理器，在移動(dòng)通信終端設(shè)備制造商中很受歡迎的FPGA制造商也與ARM公司合作，推出了具有ARM硬件核心的FPGA產(chǎn)品，F(xiàn)PGA產(chǎn)品3.3.1 RICS架構(gòu)、復(fù)雜的指令集計(jì)算機(jī)(CISC )架構(gòu)Intel x86平臺(tái)指令復(fù)雜，許多指令長(zhǎng)度不統(tǒng)一的內(nèi)部結(jié)構(gòu)非常復(fù)雜，體積、功耗、成本等高，執(zhí)行效率低， 3.3.1 RICS架構(gòu)指令集計(jì)算機(jī)(redectdectrodectiveinstructionsetcomputer， RICS )指令格式統(tǒng)一、操作

13、碼的長(zhǎng)度、位置固定的所有指令的執(zhí)行時(shí)間相匹配，使得流水線能夠使用大量的通用寄存器，運(yùn)算器可以直接操作每個(gè)寄存器的數(shù)據(jù)，并可以將結(jié)果存儲(chǔ)在哪個(gè)寄存器中的簡(jiǎn)單尋址RISC是CISC 、3.3.2 ARM處理器系列、3.3.3 ARM7體系結(jié)構(gòu)、ARM7TDMI基本體系結(jié)構(gòu)、3.3.3 ARM7體系結(jié)構(gòu)、管線三次管線、3.3.3 ARM7體系結(jié)構(gòu)、ARM7運(yùn)行狀態(tài)arm 3.3.3 ARM7架構(gòu)、ARM7寄存器、3.3.3 ARM7架構(gòu)通用寄存器處理器，每個(gè)模式有16個(gè)通用寄存器R0R15未包寄存器R0R7包寄存器R8R14程序計(jì)數(shù)器R1 程序寄存器R15是程序計(jì)數(shù)器(PC )，ARM采用流水線結(jié)構(gòu)

14、，因此，PC保持的不是當(dāng)前執(zhí)行命令的地址，而是當(dāng)前命令后的第二個(gè)命令的地址。3.3.3 ARM7架構(gòu)、鏈接寄存器R14被稱為鏈接寄存器(LR )，在一種工作模式中，對(duì)應(yīng)于此模式的R14被用于保存子程序的返回地址。 發(fā)生異常時(shí)，對(duì)應(yīng)的異常模式R14將保存異常發(fā)生前的程序指令地址、3.3.3 ARM7體系結(jié)構(gòu)、程序狀態(tài)寄存器n標(biāo)志位。 在N=1情況下為負(fù)數(shù)，在N=0的情況下為正或0的z運(yùn)算結(jié)果為0的情況下，Z=1，除此以外的情況下，Z=0； c進(jìn)位標(biāo)志v溢出標(biāo)志，I、f是禁止中斷位，如果設(shè)定I=1，則禁止IRQ中斷，如果設(shè)定F=1，則禁止FIQ中斷，禁止中斷位只能在特權(quán)模式下修正。 另外，3.3.

15、3 ARM7架構(gòu)，程序狀態(tài)寄存器M4:0是工作模式控制位。 如果t是工作狀態(tài)標(biāo)志位，且如果T=1，那么處理器當(dāng)前處于Thumb狀態(tài)，且如果T=0，那么處理器處于ARM狀態(tài)。3.3.3 ARM7體系結(jié)構(gòu)、異常處理通常是指處理器暫停執(zhí)行當(dāng)前程序并處理該事件的過程，因?yàn)橥獠炕騼?nèi)部事件。 中斷、復(fù)位等都可以稱為異常。3.4現(xiàn)場(chǎng)可編程門陣列FPGA、現(xiàn)場(chǎng)可編程門陣列(FPGA )新型高密度可編程邏輯器件(PLD )密度高、速度快、重復(fù)但是，F(xiàn)PGA設(shè)計(jì)需要開發(fā)者豐富的復(fù)雜數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)，所以很難實(shí)現(xiàn)復(fù)雜的功能。 3.4.1 FPGA結(jié)構(gòu)、Stratix-II的內(nèi)部結(jié)構(gòu)、3.4.1 FPGA結(jié)構(gòu)、邏輯陣列速度(LAB )、3.4.1 FPGA結(jié)構(gòu)、ALM內(nèi)部結(jié)構(gòu)、3.4.1 FPGA結(jié)構(gòu)、tri矩陣存儲(chǔ)塊是三種RAM塊，即m51 真雙邊RAM、單邊