1、1,狀態(tài)機(jī)設(shè)計(jì),-自動(dòng)售貨機(jī),2,5.1 狀態(tài)機(jī)設(shè)計(jì)相關(guān)語句,5.1.1 類型定義語句,TYPE 數(shù)據(jù)類型名 IS 數(shù)據(jù)類型定義 OF 基本數(shù)據(jù)類型 ;或 TYPE 數(shù)據(jù)類型名 IS 數(shù)據(jù)類型定義 ;,TYPE st1 IS ARRAY ( 0 TO 15 ) OF STD_LOGIC ; TYPE week IS (sun，mon，tue，wed，thu，fri，sat) ;,TYPE m_state IS ( st0，st1，st2，st3，st4，st5 ) ; SIGNAL present_state，next_state : m_state ;,TYPE BOOLEAN IS (FA

2、LSE，TRUE) ；,3,5.1 狀態(tài)機(jī)設(shè)計(jì)相關(guān)語句,5.1.1 類型定義語句,TYPE my_logic IS ( 1 ，Z ，U ，0 ) ; SIGNAL s1 : my_logic ; s1 = Z ;,SUBTYPE 子類型名 IS 基本數(shù)據(jù)類型 RANGE 約束范圍;,SUBTYPE digits IS INTEGER RANGE 0 to 9 ;,4,5.1 狀態(tài)機(jī)設(shè)計(jì)相關(guān)語句,5.1.2 狀態(tài)機(jī)的優(yōu)勢(shì),1狀態(tài)機(jī)克服了純硬件數(shù)字系統(tǒng)順序方式控制不靈活的缺點(diǎn)； 2由于狀態(tài)機(jī)的結(jié)構(gòu)相對(duì)簡(jiǎn)單，設(shè)計(jì)方案相對(duì)固定； 3、狀態(tài)機(jī)容易構(gòu)成性能良好的同步時(shí)序邏輯模塊； 4、與VHDL的其他描述

3、方式相比，狀態(tài)機(jī)的VHDL表述豐富多樣、程序?qū)哟畏置?，結(jié)構(gòu)清晰，易讀易懂；在排錯(cuò)、修改和模塊移植方面也有其獨(dú)到的好處； 5、在高速運(yùn)算和控制方面，狀態(tài)機(jī)更有其巨大的優(yōu)勢(shì)。 6、高可靠性。,5,5.1 狀態(tài)機(jī)設(shè)計(jì)相關(guān)語句,5.1.3 狀態(tài)機(jī)結(jié)構(gòu),1. 說明部分,ARCHITECTURE .IS TYPE FSM_ST IS (s0，s1，s2，s3); SIGNAL current_state, next_state: FSM_ST; .,6,5.1 狀態(tài)機(jī)設(shè)計(jì)相關(guān)語句,5.1.3 狀態(tài)機(jī)結(jié)構(gòu),2. 主控時(shí)序進(jìn)程,圖5-1 一般狀態(tài)機(jī)結(jié)構(gòu)框圖,7,5.1 狀態(tài)機(jī)設(shè)計(jì)相關(guān)語句,5.1.3 狀態(tài)機(jī)結(jié)

4、構(gòu),3. 主控組合進(jìn)程,4. 輔助進(jìn)程,8,狀態(tài)機(jī)(State Machine)是一類很重要的時(shí)序電路，是很多數(shù)字電路的核心部件，是大型電子設(shè)計(jì)的基礎(chǔ)。狀態(tài)機(jī)相當(dāng)于一個(gè)控制器，它將一項(xiàng)功能的完成分解為若干步，每一步對(duì)應(yīng)于二進(jìn)制的一個(gè)狀態(tài)，通過預(yù)先設(shè)計(jì)的順序在各狀態(tài)之間進(jìn)行轉(zhuǎn)換，狀態(tài)轉(zhuǎn)換的過程就是實(shí)現(xiàn)邏輯功能的過程。,狀態(tài)機(jī)設(shè)計(jì)-自動(dòng)售貨機(jī),9,圖1 一般狀態(tài)機(jī)結(jié)構(gòu)框圖,10,要求：貨物單價(jià)1.5元，有1元和0.5元兩種硬幣，每次投入一枚硬幣，機(jī)器能找零。,自動(dòng)售貨機(jī),11,狀態(tài)機(jī)設(shè)計(jì)-自動(dòng)售貨機(jī),12,1、需求分析,貨物單價(jià)：1.5元 兩種硬幣： 1元或0.5元 每次可投入一枚硬幣 可以輸出貨

5、物 也可能找零,投幣口,找零口,出貨口,自動(dòng)售貨機(jī)的VHDL設(shè)計(jì)。要求：,13,1、需求分析,貨物單價(jià)：1.5元 兩種硬幣：1元或0.5元 每次可投入一枚硬幣 可以輸出貨物 也可能找零,自動(dòng)售貨機(jī)的VHDL設(shè)計(jì)。 要求：,三種輸入：,0元,0.5元,1元,五種狀態(tài),已投入0元,已投入0.5元,已投入1元,已投入1.5元,已投入2元,S0,S1,S2,S3,S4,三種輸出：,無輸出,有貨物，無找零,有貨物，并找零,00,01,10,IN1,Y,00,10,11,14,2、狀態(tài)轉(zhuǎn)換圖,IN1,15,2、狀態(tài)轉(zhuǎn)換圖,16,3、編程及仿真,實(shí)體,結(jié)構(gòu)體,17,3、編程及仿真,IN1,CLK,Y,ZD,

6、LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; ENTITY ZD IS PORT(clk,RST:IN std_logic; IN1:IN std_logic_vector(1 DOWNTO 0); Y:OUT std_logic_vector(1 DOWNTO 0); END ZD ;,RST,實(shí)體,18,3、編程及仿真,結(jié)構(gòu)體,19,3、編程及仿真,ARCHITECTURE be OF ZD IS BEGIN reg:PROCESS(RST,clk) -時(shí)序進(jìn)程 BEGIN End process; com:PROCESS(current_state

7、,IN1)-組合進(jìn)程 BEGIN End process; END be;,IF RST=1 THEN current_state=S0; ELSIF rising_edge(clk)THEN current_state=next_state; END IF;,CASE current_state IS WHEN S0= WHEN S1= WHEN S2= WHEN S3= WHEN S4= END CASE;,Y=00; IF IN1=“00” THEN next_state=S0； ELSIF IN1=01 THEN next_state=S1; ELSIF IN1=10 THEN nex

8、t_state=S2; END IF;,TYPE fsm_st IS (S0,S1,S2,S3,S4); SIGNAL current_state,next_state:fsm_st;,20,3、編程及仿真,ARCHITECTURE be OF ZD IS TYPE fsm_st IS (S0,S1,S2,S3,S4); SIGNAL current_state,next_state:fsm_st; BEGIN reg:PROCESS(RST,clk) BEGIN IF RST=1 THEN current_stateY=00; IF IN1=00 THEN next_state=S0; EL

9、SIF IN1=01 THEN next_state=S1; ELSIF IN1=10 THEN next_state=S2; END IF;,21,WHEN S1=YYY=10; IF IN1=“00” THEN next_state=S0； ELSIF IN1=01 THEN next_state=S1; ELSIF IN1=10 THEN next_state=S2; END IF;,3、編程及仿真,WHEN S4=Y=11; IF IN1=00THEN next_state=S0; ELSIF IN1=01 THEN next_state=S1; ELSIF IN1=10 THEN next_state=S2; END IF; END CASE; END PROCESS; END be;,22,3、編程及仿真,編程,23,3、編程及仿真,仿真,24,3、編程及仿真,結(jié)果分析,25,4、硬件驗(yàn)證測(cè)試