1、4.6.7加法器及其應(yīng)用，半加法器：全加器：帶串行進位(行波)的并行加法器。超前進位加法器，74LS283邏輯圖，超前進位加法器，邏輯符號，基本輸入，基本輸出，級聯(lián)輸入(低端進位)，級聯(lián)輸出(進位)，四位二進制加法器，74LS283，四位二進制，加法運算，減法運算，“1”，“0”，m0:加法運算M1:減法運算，已知：四位加法器設(shè)計的BCD碼轉(zhuǎn)換電路，1)其余3個碼被轉(zhuǎn)換成8421碼。解決方案：真值表：邏輯電路：解決方案完成。2)2421個代碼被轉(zhuǎn)換成剩余的3個代碼。解決方案：真值表如下：邏輯條件為：解決方案完成。邏輯電路圖：四位加法器設(shè)計的BCD碼轉(zhuǎn)換電路、進位到高位8421碼，從低位8421

2、碼進位，兩個8421碼相加，真值表？Verilog加6校正模塊，S需要校正：加6校正，當有進位時，當大于9時，根據(jù)Verilog HDL描述，校正條件，r，和加6校正模塊，模塊加8421(co，S，cout，sout)；投入公司；輸入3:0s；輸出cout輸出3:0 sout；reg cout。reg 3:0 sout；如果(co=1| s9) cout，sout=5b10110，則總是(co或s)開始；else cout，sout=5b 00000；結(jié)束，結(jié)束模塊，當有進位時，當大于9時，修改條件，基于模塊化設(shè)計方法的8421碼十進制加法器設(shè)計圖：添加6個修改模塊，8421碼十進制加法器仿真

3、波形圖：2 5=7，6 7=13，9 9=18，加數(shù)和Verilog HDL描述兩個8421碼相加，偽碼控制，相加與校正，輸出結(jié)果，真波形仿真，組合電路分析與設(shè)計總結(jié)及教學(xué)要求，基本概念(理解邏輯門符號和等效符號，信號名稱及其有效電平，前端有效電平和等效變換(理解)，常用MSI邏輯器件的邏輯功能和邏輯符號，掌握：74LS138，139，151，153，157，283，組合電路分析，基于邏輯門的組合電路分析，分析方法：(1)根據(jù)給定的邏輯圖寫出輸出函數(shù)的邏輯表達式； (2)簡化輸出函數(shù)的邏輯表達式；(3)列出輸出函數(shù)的真值表；(4)電路邏輯功能回顧。(注意通常的累加)，基于MSI邏輯器件的組合電

4、路分析，MSI邏輯器件的邏輯門的附加電路，邏輯函數(shù)，邏輯符號，使能端子，必要的輸出表達式，上述分析方法，綜合分析，列真值表，函數(shù)回顧，基于加法器(74LS283)(加法和減法，代碼轉(zhuǎn)換)，解碼器(74LS138，1338)的電路分析，邏輯函數(shù)可以擴展到最小項形式。1)分析解碼器部分，找出每個解碼器的輸出與輸入變量之間的對應(yīng)關(guān)系，即電路輸出包含輸入變量的最小項(最大項)。參考分析步驟：2)分析邏輯門電路，得到函數(shù)表達式。3)列真值表或卡諾圖。4)分析邏輯功能?；跀?shù)據(jù)選擇器的電路分析，數(shù)據(jù)選擇器的輸出表達式具有標準的AND-OR公式的形式，并且其術(shù)語組成是miDi(mi是所選控制變量的最小術(shù)語；

5、Di是對應(yīng)于最小項的數(shù)據(jù)輸入端)，其邏輯功能是在所選控制變量的控制下將相應(yīng)數(shù)據(jù)輸入端的邏輯狀態(tài)轉(zhuǎn)移到輸出端。邏輯函數(shù)可以轉(zhuǎn)換成標準和或公式的形式。當選擇哪些函數(shù)變量作為控制變量時，它們的mi被確定。其余變量的組合對應(yīng)于Di。例如：74LS151、74LS153、74LS157，數(shù)據(jù)選擇器實現(xiàn)邏輯功能的原理，分析方法：列真值表，根據(jù)數(shù)據(jù)選擇器的邏輯功能，計算輸出和分析功能?；蛘?，根據(jù)數(shù)據(jù)選擇器的輸出表達式，直接寫出函數(shù)表達式、列真值表和分析函數(shù)。根據(jù)數(shù)據(jù)選擇器的卡諾圖，可以直接得到函數(shù)的卡諾圖，并對函數(shù)進行分析?；蛘?，組合電路設(shè)計，基于邏輯門的組合電路設(shè)計，1)將設(shè)計要求轉(zhuǎn)換成邏輯關(guān)系，列出真值

6、表(注意是否包含無關(guān)項)，2)通過代數(shù)方法或卡諾圖方法獲得最簡單的邏輯函數(shù)表達式，3)根據(jù)設(shè)計要求變換表達式形式(混合電路、與非門和或非門)，4)繪制標準邏輯電路圖，并基于Verilog HDL對組合電路建模2)以解碼器、數(shù)據(jù)選擇器和加法器等邏輯器件為核心分析組合電路，并對Verilog HDL行為進行建模；3)分析給定的邏輯命題，建立Verilog HDL模型；組合邏輯中的競爭與危險，理解，掌握，理解，其他：編碼器原理，優(yōu)先編碼器原理，七段顯示解碼器原理，比較器原理，奇偶校驗器原理，理解，為用Verilog HDL描述打下基礎(chǔ)。補充問題，分析給定的函數(shù)表，并使用Verilog HDL建模。請

7、用Verilog HDL設(shè)計2421碼的偽碼檢測電路。請描述一個帶有Verilog HDL的35解碼器。已知：使用卡諾圖找出F1F2最簡單的“與”或公式和F1 F2最簡單的“或”或公式。請用Verilog HDL描述一個剩余的3碼解碼器。74LS138解碼器和邏輯門如下，其中輸入信號A7A0是地址變量。當十六進制地址碼有效時，嘗試寫出對應(yīng)于解碼器每個輸出的十六進制地址碼。電路顯示，數(shù)據(jù)選擇器用于實現(xiàn)邏輯功能f，1)寫出f的邏輯表達式；2)用Verilog HDL建模。眾所周知，X3X2X1X0是8421代碼。用Verilog HDL對四位加法器實現(xiàn)的后續(xù)代碼轉(zhuǎn)換電路進行了分析和建模。組合邏輯電路具有低有效使能端(n_en)，其輸入端a、b和c循環(huán)加載000111，輸出端(out)相應(yīng)地輸出0、0、0、1、1、0和0的串行信號。嘗試Verilog HDL建模。總結(jié)就完成了。工作15: P169 3.26 (1，