1、第15章 半導(dǎo)體存儲(chǔ)器與 可編程邏輯器件,第1節(jié) 半導(dǎo)體存儲(chǔ)器 第2節(jié) 可編程邏輯器件,主菜單,回 退,前 進(jìn),最 后,返 回,退 出,第15章 半導(dǎo)體存儲(chǔ)器與可編程邏輯器件,開(kāi) 始,作 ？業(yè),隨集成技術(shù)的發(fā)展，半導(dǎo)體存儲(chǔ)器已成為當(dāng)今數(shù)字系統(tǒng)中不可缺少的組成部分；可編程邏輯器件(PLD)是指采用陣列邏輯技術(shù)生產(chǎn)的可編程器件，可編程只讀存儲(chǔ)器(PROM)，是可編程邏輯器件（PLD）的早期產(chǎn)品之一 。除了PROM之外還有，可編程邏輯器件還有：可編程邏輯陣列(PLA)、可編程陣列邏輯(PAL)和通用陣列邏輯(GAL)。,半導(dǎo)體存儲(chǔ)器從功能上來(lái)分，可分為：隨機(jī)存儲(chǔ)器 （RAM）、只讀存儲(chǔ)器（ROM）兩

2、類(lèi)。RAM主要用來(lái)存放各種現(xiàn)場(chǎng)的輸入數(shù)據(jù)、輸出數(shù)據(jù)和中間計(jì)算的結(jié)果，還可以用來(lái)與外界交換信息和作為堆棧使用。它的存儲(chǔ)信息可按要求讀出，也可寫(xiě)入或?qū)懗?。ROM的信息是在專(zhuān)門(mén)條件下寫(xiě)入的，一般是不可刪除更改的，只能讀出，一般用來(lái)存放固定信息。,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.1 半導(dǎo)體存儲(chǔ)器,1.RAM的基礎(chǔ)結(jié)構(gòu),主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.1.1 隨機(jī)存儲(chǔ)器,如圖15.1.1所示,地址輸入端,數(shù)據(jù)輸入端,3個(gè)控制輸入端,數(shù)據(jù)輸出端,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.1.1 隨

3、機(jī)存儲(chǔ)器,當(dāng)片選信號(hào) 有效時(shí)，若 同時(shí)有效，則已選擇的信息被傳遞到數(shù)據(jù)輸出端；若 同時(shí)有效，則數(shù)據(jù)輸入端的信息被寫(xiě)入。,按存儲(chǔ)矩陣的存儲(chǔ)原理不同，RAM可細(xì)分為靜態(tài)（Static RAM，簡(jiǎn)稱(chēng)SRAM）和動(dòng)態(tài)(Dynamic RAM，簡(jiǎn)稱(chēng)DRAM)兩類(lèi)。在不斷電的情況下，存入SRAM存儲(chǔ)單元的信息會(huì)一直保留直到新的信息寫(xiě)入；而存入DRAM存儲(chǔ)單元的信息需要通過(guò)再次讀寫(xiě)來(lái)定期刷新，以免信息丟失。下面將分別進(jìn)行討論。,2.靜態(tài)RAM,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.1.1 隨機(jī)存儲(chǔ)器,能儲(chǔ)存1位二進(jìn)制的單元電路稱(chēng)為基本存儲(chǔ)電路，它是存儲(chǔ)器的基本單元電路。圖1

4、5.1.2所示是用六只NMOS管組成的靜態(tài)存儲(chǔ)單元。,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.1.1 隨機(jī)存儲(chǔ)器,TlT4構(gòu)成基本RS鎖存器用以存信息，T5、T6為門(mén)控管受Xi選擇線控制用來(lái)決定本存儲(chǔ)單元是否與位線 相連，導(dǎo)通則可把位線上送入的信息寫(xiě)入本單元，或?qū)⒈締卧嫘畔⑺偷轿痪€上，而截止則本單元與位線隔離，讀或?qū)懙倪^(guò)程與本單元無(wú)關(guān)；T7、T8為控制信息送入位線或從位線輸出的控制門(mén)，此控制門(mén)由列選擇信號(hào)Yj來(lái)控制。由此可看出，只有當(dāng)T5、T6和T7、T7都導(dǎo)通時(shí)，本單元才被選中，才能寫(xiě)入信息或讀出信息。,（1）讀操作過(guò)程,主菜單,回 退,前 進(jìn),最 后,返

5、 回,作 ？業(yè),退 出,開(kāi) 始,15.1.1 隨機(jī)存儲(chǔ)器,（2）寫(xiě)操作過(guò)程,（3）動(dòng)態(tài)RAM,動(dòng)態(tài)RAM存儲(chǔ)數(shù)據(jù)的原理是基于MOS管柵極電容的電荷存儲(chǔ)效。MOS管是高阻元件，即它的極間電阻極高，存儲(chǔ)在極間電容上的電荷，會(huì)因放電回路時(shí)間常數(shù)很大而不能馬上放掉，即電荷不會(huì)很快丟失。動(dòng)態(tài)存儲(chǔ)單元正是利用MOS管的這一特性來(lái)存儲(chǔ)信息的。圖15.1.3是個(gè)三管動(dòng)態(tài)單元，它利用T1管柵極電容C,以電荷形式存儲(chǔ)二進(jìn)制數(shù)的。,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.1.1 隨機(jī)存儲(chǔ)器,動(dòng)態(tài)RAM的優(yōu)點(diǎn)：電路結(jié)構(gòu)簡(jiǎn)單，集成度較高，比靜態(tài)RAM的功耗更低，速度,比靜態(tài)RAM更高，價(jià)

6、格比靜態(tài)更便宜。因動(dòng)態(tài)存儲(chǔ)器靠電容來(lái)存儲(chǔ)信息，由于總是存在有泄漏電流，故要求刷新。一般每隔2毫秒刷新一次，這一任務(wù)通常由專(zhuān)門(mén)的刷新電路完成。另外，由于電容信息較弱，讀出時(shí)需經(jīng)放大器處理。,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.1.1 隨機(jī)存儲(chǔ)器,靜態(tài)隨機(jī)存儲(chǔ)器（RAM）,1.ROM的基本結(jié)構(gòu),主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.1.2 只讀存儲(chǔ)器,圖15.1.4（a）是ROM基本結(jié)構(gòu)，帶有n個(gè)地址輸入（地址線）和m個(gè)數(shù)據(jù)輸出（存儲(chǔ)二進(jìn)制數(shù)的位數(shù)）的組合邏輯電路。存儲(chǔ)容量為2nm位的ROM結(jié)構(gòu)框圖。ROM中存放的是輸出與輸入之

7、間固定邏輯關(guān)系。如，圖15.1.4（ b）是3輸入4輸出，存儲(chǔ)容量為234位的 ROM的功能表。功能表可由組合邏輯電路實(shí)現(xiàn)，就數(shù)字電路操作而言，可以,把ROM看作是帶有一個(gè)控制端的三輸入四輸出的譯碼器。,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.1.2 只讀存儲(chǔ)器,圖15.1.5所示為圖15.1.4所示ROM的電路結(jié)構(gòu)圖、簡(jiǎn)化框圖和電路點(diǎn)陣圖。圖15.1.5（a）中W0-W7為譯碼器輸出，稱(chēng)字線。在圖15.1.5 （c）中用跨接有二極管的字線和位線（數(shù)據(jù)線）的交叉處（真值表中輸出為1）的點(diǎn)加小黑點(diǎn)表示，簡(jiǎn)化了電路。這種與功能表有一一對(duì)應(yīng)關(guān)系的簡(jiǎn)化圖稱(chēng)為“ROM電路

8、點(diǎn)陣圖”，又稱(chēng)“ROM陣列邏輯圖”。,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.1.2 只讀存儲(chǔ)器,只讀存儲(chǔ)器電路比RAM簡(jiǎn)單，故而集成度更高，成本更低。且有一個(gè)重大優(yōu)點(diǎn)是當(dāng)電源去掉以后，它的信息是不會(huì)丟失的。所以在計(jì)算機(jī)中盡可能地把一些管理程序、監(jiān)控程序、操作系統(tǒng)等一下重要程序放在ROM中。,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.1.2 只讀存儲(chǔ)器,2.存儲(chǔ)器的容量擴(kuò)充,（1）位擴(kuò)展,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.1.2 只讀存儲(chǔ)器,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退

9、出,開(kāi) 始,15.1.2 只讀存儲(chǔ)器,由N字1位RAM構(gòu)成N字K位RAM，稱(chēng)為位擴(kuò)展。圖15.1.6所示是4片容量為1024字1位RAM，構(gòu)成容量為1024字4位RAM電路。其中4個(gè)芯片的片選線 、地址線A0-A9、讀寫(xiě)控制線分別 并聯(lián)，而輸入/輸出 獨(dú)立。ROM沒(méi)有 端，其他各段連線方法與RAM的為擴(kuò)展方法一樣。,（2）字?jǐn)U展,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.1.2 只讀存儲(chǔ)器,由N字1位RAM構(gòu)成M字1位RAM，稱(chēng)為字?jǐn)U展。圖15.1.7所示是4片容量為1024字1位構(gòu)成41024字1位RAM，即4096字1位RAM的電路。其中4個(gè)芯片的地址線A0-

10、A9、 控制線、 分別并聯(lián)。一個(gè),主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.1.2 只讀存儲(chǔ)器,輔助譯碼器（片選譯碼器）控制各片選線 由地址線A10、A11譯碼后供給。,早期可編程邏輯器件只有可編程只讀邏輯器件（PROM）、可擦編程只讀邏輯器件(EPROM)和電可擦編程只讀存儲(chǔ)器(EEPROM)三種。他們只能完成簡(jiǎn)單的數(shù)字邏輯功能。其后出現(xiàn)了一類(lèi)結(jié)構(gòu)上稍復(fù)雜的可編程芯片，即可編程邏輯器件（PLD），它能完成各種數(shù)字邏輯功能。典型PLD由一與門(mén)和一或門(mén)陣列組成，能以與或式完成大量的組合邏輯功能。,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15

11、.2 可編程邏輯器件,15.2.1 可編程邏輯器件簡(jiǎn)介,這階段主要有可編程陣列邏輯（PAL）和通用陣列邏輯（GAL）。PAL由一個(gè)可編程的與平面和一個(gè)固定的或平面構(gòu)成，或門(mén)的輸出可通過(guò)觸發(fā)器有選擇地被置為寄存狀態(tài)。GAL采用了EEPROM工藝，實(shí)現(xiàn)了電可擦除、電可改寫(xiě)，其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因而它的設(shè)計(jì)具有很強(qiáng)的靈活性。早期的PLD共同特點(diǎn)是可以實(shí)現(xiàn)速度特性較好的邏輯功能，但其過(guò)于簡(jiǎn)單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模小的電路。,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.2.1 可編程邏輯器件簡(jiǎn)介,為了彌補(bǔ)這一缺陷，20世紀(jì)80年代中期，Altera和Xilin

12、x分別推出了類(lèi)似于PAL結(jié)構(gòu)的擴(kuò)展性復(fù)雜可編程邏輯器（CPLD）和與標(biāo)準(zhǔn)門(mén)陣列類(lèi)似的現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)，他們具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點(diǎn)。這兩種器件兼容了PLD和通用門(mén)陣列的優(yōu)點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路。幾乎所有應(yīng)用門(mén)陣列、PLD和中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用FPGA和CPLD器件。,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.2.1 可編程邏輯器件簡(jiǎn)介,CPLD主要由可編程邏輯宏單元PLD圍繞中心的可編程互聯(lián)矩陣單元組成，列構(gòu)如圖 15.2.1,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.2

13、.1 可編程邏輯器件簡(jiǎn)介,FPGA是與CPLD相似的另外一種門(mén)陣列可編程芯片。如圖15.2.2所示。,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.2.1 可編程邏輯器件簡(jiǎn)介,在此以比較流行的Altera公司生產(chǎn)的MAX7000系列器件為例，來(lái)介紹CPLD的整體結(jié)構(gòu)。MAX7000是用CMOS EEPROM單元實(shí)現(xiàn)邏輯函數(shù)的。用戶(hù)可編程的MAX7000結(jié)構(gòu)可容納各種各樣，獨(dú)立的組合邏輯和時(shí)序邏輯函數(shù)。在設(shè)計(jì)開(kāi)發(fā)和調(diào)試階段，MAX7000器件可以快速而有效地重新編程，并保證可編程擦除100次。MAX7000系列的結(jié)構(gòu)如圖15.2.3所示。,主菜單,回 退,前 進(jìn),最 后

14、,返 回,作 ？業(yè),退 出,開(kāi) 始,15.2.2 復(fù)雜可編程邏輯器件,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.2.2 復(fù)雜可編程邏輯器件,圖15.2.4所示為MAX7128-48模塊，是一個(gè)供可編程邏輯設(shè)計(jì)者編程試驗(yàn)的功能模塊。,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.2.2 復(fù)雜可編程邏輯器件,MAX7128芯片引腳圖如15.2.5所示。圖中黑實(shí)心引腳功能是確定的，不可被編程時(shí)用。,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.2.2 復(fù)雜可編程邏輯器件,MAX7000系列由AlteraMAX+plus

15、開(kāi)發(fā)系統(tǒng)支持。用戶(hù)可使用MAX+plus軟件對(duì)Altera公司的邏輯器件進(jìn)行編程、仿真和下載調(diào)試。圖15.2.6所示為下載電纜ByteBlaster該下載電纜是根據(jù)Altera公司提供的下載原理制作的。,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.2.2 復(fù)雜可編程邏輯器件,ByteBlaster下載電纜與Altera公司的接口一般是10芯的接口， ByteBlaster頂視圖如圖15.2.7所示，10芯連接信號(hào)如表15.2.1。,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.2.2 復(fù)雜可編程邏輯器件,必須指出Altera的MAX7000

16、系列CPLD是采用IEEE1159.1JTAG接口方式對(duì)器件進(jìn)行在系統(tǒng)編程的，在圖15.2.8中與ByteBlaster的10芯接口相連的是TCK、TDO、TMS和TDI四條,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.2.2 復(fù)雜可編程邏輯器件,JATG信號(hào)線。注：PS模式為被穿行下載模式；JATG模式為IEEE1159.1JTAG接口方式對(duì)器件進(jìn)行在系統(tǒng)編程模式。,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.2.2 復(fù)雜可編程邏輯器件,現(xiàn)場(chǎng)可編程門(mén)陣列是除CPLD外的另一大類(lèi)PLD。它是一種新型的高密度PLD，采用CMOS-SRAM工

17、藝制作，內(nèi)部由許多獨(dú)立的可編程邏輯模塊組成，邏輯塊之間可以靈活地相互連接，具有高密度、編程速度快、設(shè)計(jì)靈活和可再配置設(shè)計(jì)能力等許多優(yōu)點(diǎn)。采用這些結(jié)構(gòu)的可編程邏輯器件有Altera公司的FLEX、ACEX、APEX系列，XILINX公司的Spartan、Virtex系列。,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.2.3 現(xiàn)場(chǎng)可編程門(mén)陣列,以FLEX l0K 為例，F(xiàn)LEX l0K主要由邏輯陣列塊(LAB)、嵌入式陣列塊（EAB）、快速通道(Fast Track)和IO單元四部分組成。圖15.2.9是FLEX l0K結(jié)構(gòu)的方框圖。由圖可以看出，一組邏輯單元（LE）組成了一個(gè)LAB，LAB是排列成行和列的，每一行也包含一個(gè)EAB。LAB和EAB是由快速通道連接的。IOE處于快速通道連線的行和列的兩端。,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.2.3 現(xiàn)場(chǎng)可編程門(mén)陣列,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.2.3 現(xiàn)場(chǎng)可編程門(mén)陣列,FLEX l0K器件還提供了6個(gè)專(zhuān)用輸入引腳,這些引腳用來(lái)驅(qū)動(dòng)鎖存器的控制端，以確保控制信號(hào)高速、低偏移(1.2ns)地有效分配。,主菜單,回 退,前 進(jìn),最 后,返 回,作 ？業(yè),退 出,開(kāi) 始,15.2.3 現(xiàn)場(chǎng)可編程門(mén)陣列,Altera公司的FPGA器件