第第頁基于sopc的通用型jtag調(diào)試器的設(shè)計sopc技術(shù)的進展，給器指出了新的進展方向。所謂sopc技術(shù)，就是指用可編程技術(shù)將囫圇系統(tǒng)放在一塊硅片上。在傳統(tǒng)設(shè)計中級互相自立的各個系統(tǒng)被集成到一塊芯片中。

sopc的可重用性是一種先進的設(shè)計思想。為了降低用戶的負擔，避開重復勞動，將一些在數(shù)字電路中常用但比較復雜的功能模塊，比如sdram控制器等，設(shè)計成可修改參數(shù)的模塊，用戶在設(shè)計系統(tǒng)時可以挺直調(diào)用這些模塊。這些特定的功能模塊被稱為ipcore(學問產(chǎn)權(quán)核)。因為ipcore通常是很成熟的，因此降低了開發(fā)風險。

本文利用sopc技術(shù)的特點，設(shè)計一種通用型調(diào)試器。按照待調(diào)試目標板的cpu型號，將相應(yīng)的調(diào)試ipcore和其他通用ipcore一起編譯生成一個調(diào)試系統(tǒng)，下載到fpga上，實現(xiàn)一個通用型調(diào)試器。在用法同一個硬件系統(tǒng)的狀況下，可以挑選不同的調(diào)試ipcore來調(diào)試不同的cpu，而不同的ipcore可以便利的相互替換。該辦法在設(shè)計靈便性、開發(fā)成本、開發(fā)周期、工作性能等方面都具有優(yōu)越性。詳細的實現(xiàn)采納了cyclone開發(fā)板和開發(fā)套件。

1jtag調(diào)試原理

目前在線仿真調(diào)試器中用法最多的調(diào)試辦法都是基于jtag標準。1986年，聯(lián)合測試行動組發(fā)表了最早的邊界掃描測試規(guī)范(boundaryscantesting)，經(jīng)不斷改進，1990年被批準為ieeestd1149.1a標準，簡稱jtag標準?，F(xiàn)在大多數(shù)復雜的ic芯片都帶有jtag調(diào)試接口。本文所研究的調(diào)試辦法也基于jtag標準。下面首先容易介紹一下jtag調(diào)試原理。

jtag調(diào)試原理的基礎(chǔ)是邊界掃描測試。它通過在芯片的每個i/0腳附加一個邊界掃描單元(boundaryscancell，bsc)以及一些附加的測試控制規(guī)律來實現(xiàn)。每個bsc有兩個數(shù)據(jù)通道：一個是測試數(shù)據(jù)通道——測試數(shù)據(jù)輸入tdi(testdatainput)、測試數(shù)據(jù)輸出td0(testdata0utput);另一個是正常數(shù)據(jù)通道——正常數(shù)據(jù)輸入ndi(normaldatainput)、正常數(shù)據(jù)輸出nd0(normaldataoutput)。在正常工作狀態(tài)，輸入和輸出數(shù)據(jù)可以自由通過每個bsc，正常工作數(shù)據(jù)從ndi進，從ndo出。在測試狀態(tài)，可以挑選數(shù)據(jù)流淌的通道：對于輸入引腳，可以挑選從ndi或從tdi輸入數(shù)據(jù);對于輸出引腳，可以挑選從bsc輸出數(shù)據(jù)至ndo或至tdo。芯片輸入輸出引腳上的邊界掃描寄存器單元可以互相銜接起來，在芯片周圍形成一個掃描鏈。利用邊界掃描鏈就可以控制芯片的輸入，觀看芯片的輸出。普通來說，芯片都提供了若干條掃描鏈來完成測試功能。例如7tdmi核提供了3條掃描鏈。

jtag控制器主要由3部分組成：測試端口控制器(testaccessport，tap)、命令寄存器和數(shù)據(jù)寄存器。其中，tap控制器是jtag的核心控制器，需要以下5個控制信號：tck(邊界掃描時鐘)、tms(jtag測試模式挑選)、tdi(串行邊界掃描輸入數(shù)據(jù))、tdo(串行邊界掃描輸出數(shù)據(jù))和trst(jtag測試規(guī)律復位)。正是通過tap控制器狀態(tài)的不斷變幻，jtag控制器得以控制cpu的運行。tap控制器的狀態(tài)機1所示。

2系統(tǒng)設(shè)計與實現(xiàn)

2.1硬件設(shè)計與實現(xiàn)

本文采納a1tera的fpga器件實現(xiàn)了圖2所示的硬件結(jié)構(gòu)。

上圖列出了所需要的各類ipcore，其中大部分在altera的開發(fā)包中可以找到，主要包括：

niosii/fcpu，50mhz，altera提供的免費軟核cpu。

avalon，用于數(shù)據(jù)通信。

flash控制器，用于控制和操作flash芯片。flash芯片中靜態(tài)存放操作系統(tǒng)、1wip協(xié)議棧及其他調(diào)試代碼。本系統(tǒng)中用法的flash芯片為am29lvl60d，容量為2mb。

sdram控制器，用于控制和操作sdram芯片。sdram芯片用于動態(tài)執(zhí)行調(diào)試程序。本系統(tǒng)中用法的sdram芯片為三星公司的k4s640432，容量為8mb。

ethernet控制器，用于控制和操作網(wǎng)卡芯片。仿真器用法這個以太網(wǎng)口與pc部分的集成開發(fā)環(huán)境通信。本系統(tǒng)中用法的網(wǎng)卡芯片為lan91c111。

arm7tdmijtagipcore，仿真調(diào)試ipcore，需要自主開發(fā)。其內(nèi)部規(guī)律用語言實現(xiàn)，然后根據(jù)alteraipcore的標準編寫ipcore描述文件，最后掛在三態(tài)總線上，完成所有調(diào)試功能。

tck發(fā)生器，tck脈沖產(chǎn)生規(guī)律，需要自主開發(fā)。它利用nios的時鐘生成tck信號，作為時鐘來驅(qū)動arm7tdmijtagipcore。它被做成一個小的功能模塊，通過pio與三態(tài)總線通信。

上述所介紹的ipcore用法altera公司的開發(fā)工具ii編譯，最后下載到alterafpga中。本系統(tǒng)用法的cpga芯片是cyclone系列的eplcl2。該芯片包含12060個規(guī)律單元，具有239616位ram，片上集成2個鎖相環(huán)，最大用戶i/o引腳達到249個。

該硬件結(jié)構(gòu)很好地體現(xiàn)了sopc的概念，全部的ipcore(包括altera公司發(fā)布和自主開發(fā)的)集成在一片fpga上。一個片上系統(tǒng)就基本包含了在線仿真器的絕大部分功能，任何硬件結(jié)構(gòu)設(shè)計的變幻都在該片fpga上，這使得通用在線仿真器這個概念得以實現(xiàn)。對其他芯片在線仿真，只需更改arm7tdmijtagipcore模塊，重新下載到fpga中，便可以對另一種處理器芯片舉行在線仿真。該ipcore用verilog語言實現(xiàn)，保存為armjtag.v文件。通過quartusii里的sopcbuilder可以將該文件生成組件，再將其加入nios系統(tǒng)中。器件引腳分配好后，就在quartusii里全編譯，最后生成ice.pof文件。將該文件通過編程器燒寫到配置芯片epcs4里面。這樣硬件系統(tǒng)就完成了。

2.2軟件設(shè)計與實現(xiàn)

本系統(tǒng)的軟件部分包括2個模塊：一是pc端的開發(fā)調(diào)試界面，二是調(diào)試器里面的控制程序。2個模塊通過tcp/ip協(xié)議通信。

pc端開發(fā)調(diào)試界面的主要功能是接收用戶的調(diào)試指令，并顯示調(diào)試結(jié)果。這是系統(tǒng)與用戶舉行交互的唯一方式。開發(fā)調(diào)試界面向上給用戶提供統(tǒng)一的調(diào)試功能接口，對下給調(diào)試器提供統(tǒng)一的調(diào)試指令。本系統(tǒng)用法visualc++開發(fā)。

調(diào)試器里的控制程序主要功能是將上層用戶調(diào)試指令轉(zhuǎn)換成特定的jtag命令序列，并控制ipcore將其發(fā)送出去，同時接收jtag反饋信息并發(fā)送回用戶界面。本系統(tǒng)用法nioside來開發(fā)。在nioside的工程屬性中加入lwip和μc/os組件。主程序首先初始化μc/0s，初始化lwip協(xié)議棧，再啟動μc/os。全部程序控制放在μc/os的osstart()任務(wù)里。該任務(wù)首先建立一個套接字，然后在死循環(huán)中等待數(shù)據(jù)到來。當收到來自pc端的調(diào)試指令后，從數(shù)據(jù)包中分別出指令字和參數(shù)，將指令字轉(zhuǎn)換成ipcore需要的調(diào)試指令，通過avalon總線將其發(fā)送到ipcore，并等待ipcore工作完成。最后將ipcore傳回的數(shù)據(jù)打包發(fā)回pc端。

目前提供的通用調(diào)試指令如表1所列。

在tcp/ip數(shù)據(jù)包中，有效數(shù)據(jù)為12字節(jié)。第1至4字節(jié)是指令代碼，第5至8字節(jié)為指令參數(shù)1，第9到12字節(jié)為指令參數(shù)2。指令參數(shù)1和指令參數(shù)2是否有效取決于指令代碼。主控制程序收到數(shù)據(jù)包后，將指令代碼發(fā)往jtagipcore的命令端口地址，并按照指令代碼向參數(shù)端口地址發(fā)送指令參數(shù)1。假如該指令代碼需要指令參數(shù)2，則在下一個周期發(fā)送。

在sopc的硬件系統(tǒng)設(shè)計中，全部的外設(shè)都是統(tǒng)一編址。將jtagipcore的命令端口地址和參數(shù)端口地址分離設(shè)置成0x00910850和0x00910860，端口位寬為32位。因此在程序里，往ipcore發(fā)送命令只需要往地址0x00910850寫32位數(shù)據(jù);往ipcore發(fā)送參數(shù)只需要往地址ox00910860寫32位數(shù)據(jù)。反饋數(shù)據(jù)端口地址設(shè)置成ox00910870，端口位寬為32位。因此在程序里，讀取jtag反饋數(shù)據(jù)只需讀取地址0x00910870的32位數(shù)據(jù)。

2.3jtagipcore的實現(xiàn)

jtagipcore是本調(diào)試器的核心，下面容易介紹一下該部分的實現(xiàn)。

ipcore的接口3所示。

該ipcore的對外接口由兩部分組成：一是與avalon總線通信的接口部分，即圖中的左邊部分;二是與被調(diào)試cpu通信的接口部分，即圖中的右邊部分。另外，在囫圇實現(xiàn)中，定義了一些重要的寄存器。

“reg[3000：o]tms，tdo"分離用來存放完成當前操作的tms序列和tdo序列。像拜訪存儲器這樣的操作需要很長的tms序列和tdo序列，因此用了3001位。ipcore每次從這2個寄存器讀取1位后，就向?qū)?yīng)的引腳發(fā)送數(shù)據(jù)。tdi寄存器只用了134位，由于不是每個tdi輸入對jtag調(diào)試都實用。parmreg寄存器用來存放總線上傳來的參數(shù)。tdidata寄存器用來存放從tdi引腳讀取的有效數(shù)據(jù)，將被發(fā)送到avalon總線。tdicoljnter寄存器用來對tdi輸入數(shù)據(jù)計數(shù)。

avalon總線上來的命令發(fā)送到ins[31：0]端口。在調(diào)試器主程序里推斷命令，做出相應(yīng)的動作。當ipcore讀取到某個命令后，按照指令代碼查找對應(yīng)的tms指令序列，找到以后將指令序列送到tms寄存器。同時，通過parm[31：o]端口讀取指令參數(shù)，按照指令參數(shù)生成對應(yīng)的tdo序列，將其送到tdo寄存器。當兩個寄存器的內(nèi)容預(yù)備好后，在tck時鐘的控制下，通過tms引腳和td0引腳分離串行輸出。在tdo引腳輸出的同時檢測tdi引腳，并在適當初機將tdi引腳上的數(shù)據(jù)讀入ipcore，經(jīng)過處理后發(fā)送回總線。

因為tms序列長度較長且其對應(yīng)于各個調(diào)試指令是固定不變的，因此在本設(shè)計中，將tms序列作成一個表，存放在ipcore里，而不是通過總線發(fā)送。需要時，按照不同的指令代碼來讀取。