第4章主存儲器導(dǎo)言主存儲器處于全機中心地位4.1主存儲器分類、技術(shù)指標和基本操作4.2讀/寫存儲器(即隨機存儲器(RAM))4.3非易失性半導(dǎo)體存儲器4.4存儲器的組成與控制4.5多體交叉存儲器導(dǎo)言：馮.諾依曼體系結(jié)構(gòu)根據(jù)馮諾依曼體系結(jié)構(gòu)構(gòu)成的計算機，必須具有如下功能：把需要的程序和數(shù)據(jù)送至計算機中。必須具有長期記憶程序、數(shù)據(jù)、中間結(jié)果及最終運算結(jié)果的能力。能夠完成各種算術(shù)、邏輯運算和數(shù)據(jù)傳送等數(shù)據(jù)加工處理的能力。能夠根據(jù)需要控制程序走向，并能根據(jù)指令控制機器的各部件協(xié)調(diào)操作。能夠按照要求將處理結(jié)果輸出給用戶。

導(dǎo)言：計算機基本部件輸入數(shù)據(jù)和程序的輸入設(shè)備記憶程序和數(shù)據(jù)的存儲器完成數(shù)據(jù)加工處理的運算器控制程序執(zhí)行的控制器輸出處理結(jié)果的輸出設(shè)備

導(dǎo)言：

主存儲器處于全機中心地位在現(xiàn)代計算機中，主存儲器（簡稱主存或內(nèi)存）處于全機中心地位，其原因是：(1)當(dāng)前計算機正在執(zhí)行的程序和數(shù)據(jù)(除了暫存于CPU寄存器以外的所有原始數(shù)據(jù)、中間結(jié)果和最后結(jié)果)均存放在存儲器中。CPU直接從存儲器取指令或存取數(shù)據(jù)。(2)計算機系統(tǒng)中輸入輸出設(shè)備數(shù)量增多，數(shù)據(jù)傳送速度加快，因此采用了直接存儲器存取(DMA)技術(shù)和輸入輸出通道技術(shù)，在存儲器與輸入輸出系統(tǒng)之間直接傳送數(shù)據(jù)。(3)共享存儲器的多處理機的出現(xiàn)，利用存儲器存放共享數(shù)據(jù)，并實現(xiàn)處理機之間的通信，更加強了存儲器作為全機中心的作用?，F(xiàn)在大部分計算機中還設(shè)置有輔助存儲器(簡稱輔存)或外存儲器(簡稱外存)，通常用來存放主存的副本和當(dāng)前不在運行的程序和數(shù)據(jù)。在程序執(zhí)行過程中，每條指令所需的數(shù)據(jù)及取下一條指令的操作都不能直接訪問輔助存儲器。由于中央處理器是高速器件，而主存的讀寫速度則慢得多，不少指令的執(zhí)行速度與主存儲器技術(shù)的發(fā)展密切相關(guān)。4.1主存儲器分類、技術(shù)指標和基本操作能用來作為存儲器的器件和介質(zhì)，除了其基本存儲單元有兩個穩(wěn)定的物理狀態(tài)來存儲二進制信息以外，還必須滿足一些技術(shù)上的要求。另外價格也是一個很重要的因素。主存儲器的類型：(1)隨機存儲器(randomaccessmemory，簡稱RAM)隨機存儲器(又稱讀寫存儲器)指通過指令可以隨機地、個別地對各個存儲單元進行訪問，一般訪問所需時間基本固定，而與存儲單元地址無關(guān)。(2)只讀存儲器(read\|onlymemory,簡稱ROM)只讀存儲器是一種對其內(nèi)容只能讀不能寫入的存儲器，在制造芯片時預(yù)先寫入內(nèi)容。它通常用來存放固定不變的程序、漢字字型庫、字符及圖形符號等。由于它和隨機存儲器分享主存儲器的同一個地址空間，故仍屬于主存儲器的一部分。(3)可編程序的只讀存儲器(programmableROM,簡稱PROM)一次性寫入的存儲器，寫入后，只能讀出其內(nèi)容，而不能再進行修改。(4)可擦除可編程序只讀存儲器(erasablePROM,簡稱EPROM)可用紫外線擦除其內(nèi)容的PROM，擦除后可再次寫入。(5)可用電擦除的可編程只讀存儲器(electricallyEPROM,簡稱E2PROM)可用電改寫其內(nèi)容的存儲器，近年來發(fā)展起來的快擦型存儲器(flashmemory)具有E2PROM的特點。上述各種存儲器，除了RAM以外，即使停電，仍能保持其內(nèi)容，稱之為“非易失性存儲器”，而RAM為“易失性存儲器”。基本概念主存的存儲空間由許多存儲單元組成。每個存儲單元含若干個存儲位。每個存儲位由能記憶一位二進制信息的電路組成，存儲位是存儲器中記億信息的最小單位。基本概念一個存儲器單元若能存放在一個機器字，則稱為字存儲單元；若能存放一個字節(jié)，則稱為字節(jié)存儲單元。每個存儲單元有一個編號，稱為地址。因此，有字地址和字節(jié)地址之分。基本概念主存是按地址進行訪問的，也就是根據(jù)地址將信息存入相應(yīng)的存儲單元，或者根據(jù)地址讀出相應(yīng)存儲單元中的信息。地址碼的位數(shù)決定了主存儲器的可直接尋址的最大空間。4.3主存儲器分類、技術(shù)指標和基本操作主存儲器的主要性能指標為主存容量、存儲器存取時間和存儲周期時間。以字或字節(jié)為單位來表示主存儲器存儲單元的總數(shù)，就得到了主存儲器的容量。G表示千兆，常用的計量存儲空間的單位還有K，M。K為210，M為220，G為230

主存儲器的另一個重要的性能指標是存儲器的速度，一般用存儲器存取時間和存儲周期來表示。存儲器存取時間(memoryaccesstime)又稱存儲器訪問時間，是指從啟動一次存儲器操作到完成該操作所經(jīng)歷的時間。存儲周期(memorycycletime)指連續(xù)啟動兩次獨立的存儲器操作(例如連續(xù)兩次讀操作)所需間隔的最小時間。通常，存儲周期略大于存取時間，其差別與主存儲器的物理實現(xiàn)細節(jié)有關(guān)。到80年代初，采用MOS工藝的存儲器，其存儲器存取周期最快已達100ns，目前已有2ns的RAM上市。主存儲器的速度和容量兩項指標，隨著存儲器件的發(fā)展得到了極大地提高。但是，即使在半導(dǎo)體存儲器件的價格已經(jīng)大大下降的今天，具有合適價格的主存儲器能提供信息的速度總是跟不上CPU的處理指令和數(shù)據(jù)的速度。3主存儲器的基本操作主存儲器用來暫時存儲CPU正在使用的指令和數(shù)據(jù)，它和CPU的關(guān)系最為密切。主存儲器和CPU的連接是由總線支持的，連接形式如圖4.1所示?？偩€包括數(shù)據(jù)總線、地址總線和控制總線。CPU通過使用AR(地址寄存器)和DR(數(shù)據(jù)寄存器)和主存進行數(shù)據(jù)傳送。若AR為K位字長，DR為n位字長，則允許主存包含2K個可尋址單位(字節(jié)或字)。在一個存儲周期內(nèi)，CPU和主存之間通過總線進行n位數(shù)據(jù)傳送。此外，控制總線包括控制數(shù)據(jù)傳送的讀(read)、寫(write)和表示存儲器功能完成的(ready)控制線。圖4.1主存儲器與CPU的聯(lián)系為了從存儲器中取一個信息字，CPU必須指定存儲器字地址，并進行“讀”操作。CPU需要把信息字的地址送到AR，經(jīng)地址總線送往主存儲器。同時，CPU應(yīng)用控制線(read)發(fā)一個“讀”請求。此后，CPU等待從主存儲器發(fā)來的回答信號，通知CPU“讀”操作完成。主存儲器通過ready線做出回答，若ready信號為“1”，說明存儲字的內(nèi)容已經(jīng)讀出，并放在數(shù)據(jù)總線上，送入DR。這時，“取”數(shù)操作完成。為了“存”一個字到主存，CPU先將信息字在主存中的地址經(jīng)AR送地址總線，并將信息字送DR。同時，發(fā)出“寫”命令。此后，CPU等待寫操作完成信號。主存儲器從數(shù)據(jù)總線接收到信息字并按地址總線指定的地址存儲，然后經(jīng)ready控制線發(fā)回存儲器操作完成信號。這時，“存”數(shù)操作完成。從以上討論可見，CPU與主存之間采取異步工作方式，以ready信號表示一次訪存操作的結(jié)束。4.5讀/寫存儲器(即隨機存儲器(RAM))

半導(dǎo)體讀/寫存儲器按存儲元件在運行中能否長時間保存信息來分，有靜態(tài)存儲器和動態(tài)存儲器兩種。前者利用雙穩(wěn)態(tài)觸發(fā)器來保存信息，只要不斷電，信息是不會丟失的；動態(tài)存儲器利用MOS電容存儲電荷來保存信息，使用時需不斷給電容充電才能使信息保持。靜態(tài)存儲器的集成度低，功耗較大；動態(tài)存儲器的集成度高，功耗小，它主要用于大容量存儲器。1.靜態(tài)存儲器(SRAM)(1)存儲單元和存儲器圖4.2是MOS靜態(tài)存儲器的存儲單元的線路。圖4.3是用圖4.2所示單元組成的16×1位靜態(tài)存儲器的結(jié)構(gòu)圖。圖4.4所示是1K×1位靜態(tài)存儲器的框圖。圖4.2MOS靜態(tài)存儲器的存儲單元讀：兩條位線高電位，字選擇線高電平，T5和T6導(dǎo)通。如T1原來導(dǎo)通T2原來截止（單元處于1態(tài)），有電流由T5流向T1，則引起位線1出現(xiàn)負脈沖，而因為T2截止，位線2不產(chǎn)生負脈沖，這代表了讀出信息1。寫：兩位線分別送高電位和低電位，就可以迫使T1和T2狀態(tài)改變，代表寫。如位線1送低電位，位線2送高電，當(dāng)字選擇線高電位，位線2通過T6向T1柵級充電，使T1導(dǎo)通，而T2因柵級放電截止，使單元處于1態(tài)圖4.3MOS靜態(tài)存儲器結(jié)構(gòu)圖…………(2)開關(guān)特性靜態(tài)存儲器的片選、寫允許、地址和寫入數(shù)據(jù)在時間配合上有一定要求。在存儲器的器件手冊中提供了相關(guān)參數(shù)。①讀周期的參數(shù)根據(jù)地址和片選信號建立時間的先后不同，有兩種讀數(shù)時間。若片選信號先建立，其輸入輸出波形如圖4.5(a)所示；若地址先建立，其輸入輸出波形如圖4.5(b)所示。和它相對應(yīng)的參數(shù)有：圖4.5存儲器芯片讀數(shù)時間讀出的延遲時間主要由后建立的信號決定②寫周期的參數(shù)存儲器一般不允許地址在WE=0期間有變化。若在WE=0期間地址有變化，那么片內(nèi)地址譯碼器的輸出會因譯碼器內(nèi)部的競爭現(xiàn)象而使一些無關(guān)的單元也寫入數(shù)據(jù)。為此，一般都要求地址的建立應(yīng)提前在WE=0到達前(即WE=1)進行。圖4.6描述寫周期的開關(guān)參數(shù)2.動態(tài)存儲器(DRAM)(1)存儲單元和存儲器原理先介紹動態(tài)存儲單元。如圖4.6是單管存儲單元電路圖。圖4.6單管存儲單元線路圖讀：數(shù)據(jù)線和字線送高電位，T導(dǎo)通，若Cs原來有電荷，則通過T放電，使數(shù)據(jù)線電位下降；若Cs原來無電荷，則數(shù)據(jù)線電位無變化。寫：字線為高電平，T導(dǎo)通，若數(shù)據(jù)線低電平（寫1）且Cs上無儲存電荷，則Cs充電；若數(shù)據(jù)線高電平（寫0）且Cs上有儲存電荷，則Cs通過T放電。如寫入的數(shù)據(jù)與原存數(shù)據(jù)相同，則Cs上的電荷保持不變。 單管單元的優(yōu)點：線路簡單，單元占用面積小，速度快。 缺點是：讀出是破壞性的，故讀出后要立即對單元進行“重寫”，以恢復(fù)原信息；單元讀出信號很小，要求有高靈敏度的讀出放大器。 下面以16K×1動態(tài)存儲器為例介紹動態(tài)存儲器的原理。圖4.9是16K×1位動態(tài)存儲器的框圖圖4.716K×1動態(tài)存儲器框圖(2)再生DRAM是通過把電荷充積到MOS管的柵極電容或?qū)ｉT的MOS電容中去來實現(xiàn)信息存儲的。但是由于電容漏電阻的存在，隨著時間的增加，其電荷會逐漸漏掉，從而使存儲的信息丟失。為了保證存儲信息不遭破壞，必須在電荷漏掉以前就進行充電，以恢復(fù)原來的電荷。把這一充電過程稱為再生，或稱為刷新。對于DRAM，再生一般應(yīng)在小于或等于2ms的時間內(nèi)進行一次。SRAM則不同，由于SRAM是以雙穩(wěn)態(tài)電路為存儲單元的，因此它不需要再生。DRAM采用“讀出”方式進行再生。前面已經(jīng)講過，對單管單元的讀出是一種破壞性讀出(若單元中原來充有電荷，讀出時，CS放電)，而接在單元數(shù)據(jù)線上的讀放是一個再生放大器，在讀出的同時，讀放又使該單元的存儲信息自動地得以恢復(fù)。由于DRAM每列都有自己的讀放，因此，只要依次改變行地址，輪流對存儲矩陣的每一行所有單元同時進行讀出，當(dāng)把所有行全部讀出一遍，就完成了對存儲器的再生(這種再生稱行地址再生)。(3)時序圖DRAM有以下幾種工作方式：讀工作方式，寫工作方式，讀-改寫工作方式，頁面工作方式和再生工作方式。下面介紹這幾種工作方式的時序圖，在介紹時序圖前，先介紹RAS，CAS與地址Adr的相互關(guān)系(圖4.10)。圖4.8動態(tài)存儲器RAS、CAS與Adr的相互關(guān)系CAS’滯后于RAS’要有足夠的地址建立時間(t1和t2)和保持時間(t3和t4)CAS’和RAS’的正負電平要有足夠的寬度①讀工作方式(WE=1)圖4.11是讀工作方式的時序圖。圖4.9動態(tài)存儲器讀工作方式時序圖提前CAS’下沿到來CAS’正沿后讀工作周期，完成一次讀所需要的最短時間②寫工作方式(WE=0)圖4.10動態(tài)存儲器寫工作方式時序圖早于CAS’下沿負電平足夠?qū)拰戇^程中Dout保持高阻態(tài)寫工作周期③頁面工作方式頁面工作方式是地址分批輸入的動態(tài)存儲器特有的工作方式。在RAS負跳變到來后，行地址鎖存，然后保持RAS＝0,在此期間不斷變化列地址和WE，便可在行地址不變的情況下對某一行的所有單元連續(xù)進行讀/寫。圖4.14動態(tài)存儲器頁面讀方式時序圖行地址不變，列地址或WE’不斷變化，對某一行所有單元連續(xù)讀寫，具有速度快、功耗小優(yōu)點3.DRAM的發(fā)展1.同步DRAM(SDRAM)它的讀寫周期(10ns～15ns)比EDODRAM(20ns～30ns)快，早就取代EDODRAM。典型的DRAM是異步工作的，處理器送地址和控制信號到存儲器后，等待存儲器進行內(nèi)部操作，影響了系統(tǒng)性能。而SDRAM與處理器之間的數(shù)據(jù)傳送是同步的，在系統(tǒng)時鐘控制下，處理器送地址和控制命令到SDRAM后，在經(jīng)過一定數(shù)量的時鐘周期后，SDRAM完成讀或?qū)懙膬?nèi)部操作。在此期間，處理器可以去進行其他工作，而不必等待之。SDRAM的內(nèi)部邏輯如圖4.12所示。圖4.12同步動態(tài)隨機存儲器(SDRAM)2.DDR(DoubleDataRate)SDRAM與SDRAM不同的是時鐘的上升和下降沿都能讀數(shù)據(jù)（讀出時預(yù)取2位），以2倍于存儲芯片內(nèi)部100MHz的頻率讀寫數(shù)據(jù)，傳輸率可達1.6GB/s。發(fā)展極限是DDR400。3.DDR2SDRAM與DDR最大的區(qū)別是：同樣采用了時鐘的上升/下降沿讀取數(shù)據(jù)，但讀出時預(yù)取4位，即內(nèi)部每個時鐘能以4倍系統(tǒng)總線的速度讀寫數(shù)據(jù)。電壓也降為1.8V。4.DDR3SDRAM讀出時預(yù)取8位，即內(nèi)部每個時鐘能以8倍系統(tǒng)總線的速度讀寫數(shù)據(jù)。電壓也降為1.5V。一般用于顯卡，目前已經(jīng)大量用于主存。5.RambusDRAM(RDRAM)由Rambus公司開發(fā)的RambusDRAM著重研究提高存儲器頻帶寬度問題。該芯片采取垂直封裝，所有引出針都從一邊引出，使得存儲器的裝配非常緊湊。它與CPU之間傳送數(shù)據(jù)是通過專用的RDRAM總線進行的。該芯片采取異步成組數(shù)據(jù)傳輸協(xié)議，在開始傳送時需要較大存取時間(例如48ns)，以后可達到500Mb/s的傳輸率。能達到這樣的高速度是因為精確地規(guī)定了總線的阻抗、時鐘和信號。由于價格貴和兼容性等原因，未能推廣使用。6.集成隨機存儲器(IRAM)將整個DRAM系統(tǒng)集成在一個芯片內(nèi)，包括存儲單元陣列、刷新邏輯、裁決邏輯、地址分時、控制邏輯及時序等。片內(nèi)還附加有測試電路。(4)DRAM與SRAM的比較DRAM的優(yōu)點：存儲容量大，約是SRAM的4倍，由于它使用簡單的單管單元作為存儲單元引腳數(shù)比SRAM要少很多，因DRAM的地址是分批進入的，它的封裝尺寸也可以比較小。DRAM所需功率大約只有SRAM的1/6，因使用動態(tài)元件。DRAM的缺點：速度比SRAM要低，因使用動態(tài)元件DRAM需要再生，這不僅浪費了寶貴的時間，還需要有配套的再生電路，它也要用去一部分功率。4.6非易失性半導(dǎo)體存儲器前面介紹的DRAM和SRAM均為可任意讀/寫的隨機存儲器，當(dāng)?shù)綦姇r，所存儲的內(nèi)容立即消失，所以是易失性存儲器。下面介紹的半導(dǎo)體存儲器，即使停電，所存儲的內(nèi)容也不會丟失。根據(jù)半導(dǎo)體制造工藝的不同，可分為ROM,PROM,EPROM，E2PROM和FlashMemory。1.只讀存儲器(ROM)掩模式ROM由芯片制造商在制造時寫入內(nèi)容，以后只能讀而不能再寫入。其基本存儲原理是以元件的“有/無”來表示該存儲單元的信息(“1”或“0”)，可以用二極管或晶體管作為元件，顯而易見，其存儲內(nèi)容是不會改變的。2.可編程序的只讀存儲器(PROM)PROM可由用戶根據(jù)自己的需要來確定ROM中的內(nèi)容，常見的熔絲式PROM是以熔絲的接通和斷開來表示所存的信息為“1”或“0”。剛出廠的產(chǎn)品，其熔絲是全部接通的，使用前，用戶根據(jù)需要斷開某些單元的熔絲(寫入)。顯而易見，斷開后的熔絲是不能再接通了，因此，它是一次性寫入的存儲器。掉電后不會影響其所存儲的內(nèi)容。3.可擦可編程序的只讀存儲器(EPROM)為了能多次修改ROM中的內(nèi)容，產(chǎn)生了EPROM。其基本存儲單元由一個管子組成，但與其他電路相比管子內(nèi)多增加了一個浮置柵，如圖4.13所示。圖4.15EPROM存儲單元和編程電壓4.可電擦可編程序只讀存儲器(E2PROM)E2PROM的編程序原理與EPROM相同，但擦除原理完全不同，重復(fù)改寫的次數(shù)有限制(因氧化層被磨損)，一般為10萬次。其讀寫操作可按每個位或每個字節(jié)進行，類似于SRAM，但每字節(jié)的寫入周期要幾毫秒，比SRAM長得多。E2PROM每個存儲單元采用兩個晶體管。其柵極氧化層比EPROM薄，因此具有電擦除功能。5.快擦除讀寫存儲器(FlashMemory)FlashMemory是在EPROM與E2PROM基礎(chǔ)上發(fā)展起來的，它與EPROM一樣，用單管來存儲一位信息，它與E2PROM相同之處是用電來擦除。但是它只能擦除整個區(qū)或整個器件，圖4.16是擦除原理圖。快擦除讀寫存儲器兼有ROM和RAM兩者的性能，又有ROM，DRAM一樣的高密度。目前價格已略低于DRAM，芯片容量已接近于DRAM，是唯一具有大存儲量、非易失性、低價格、可在線改寫和高速度(讀)等特性的存儲器。它是近年來發(fā)展很快很有前途的存儲器。圖4.16FlashMemory存儲單元和擦除電壓表4.1列出幾種存儲器的主要應(yīng)用存儲器應(yīng)用SRAMcacheDRAM計算機主存儲器ROM固定程序，微程序控制存儲器PROM用戶自編程序。用于工業(yè)控制機或電器中EPROM用戶編寫并可修改程序或產(chǎn)品試制階段試編程序E2PROMIC卡上存儲信息FlashMemory固態(tài)盤，IC卡4.8半導(dǎo)體存儲器的組成與控制半導(dǎo)體存儲器的讀寫時間已小于10ns，其芯片集成度高，體積小，片內(nèi)還包含有譯碼器和寄存器等電路。常用的半導(dǎo)體存儲器芯片有多字一位片和多字多位(4位、8位)片，如16M位容量的芯片可以有16M×1位和4M×4位等種類。1.存儲器容量擴展1個存儲器的芯片的容量是有限的，它在字數(shù)或字長方面與實際存儲器的要求都有很大差距，所以需要在字向和位向進行擴充才能滿足需要。(1)位擴展位擴展指的是用多個存儲器器件對字長進行擴充。位擴展的連接方式是將多片存儲器的地址、片選CS、讀寫控制端R/W相應(yīng)并聯(lián)，數(shù)據(jù)端分別引出。如圖4.15所示。(2)字擴展字擴展指的是增加存儲器中字的數(shù)量（擴展存儲容量）。靜態(tài)存儲器進行字擴展時，將各芯片的地址線、數(shù)據(jù)線、讀寫控制線相應(yīng)并聯(lián)，而由片選信號來區(qū)分各芯片的地址范圍。如圖4.19所示。圖4.15位擴展連接方式圖4.19字擴展連接方式(3)字位擴展實際存儲器往往需要字向和位向同時擴充。一個存儲器的容量為M×N位，若使用L×K位存儲器芯片，那么，這個存儲器共需要（M/L）×（N/K）個存儲器芯片。一個小容量存儲器與CPU的連接方式如圖4.20所示。圖4.20靜態(tài)存儲器芯片與CPU的連接1K*4位擴展成4K*8位2.存儲控制在存儲器中，往往需要增設(shè)附加電路。這些附加電路包括地址多路轉(zhuǎn)換線路、地址選通、刷新邏輯，以及讀/寫控制邏輯等。在大容量存儲器芯片中，為了減少芯片地址線引出端數(shù)目，將地址碼分兩次送到存儲器芯片，因此芯片地址線引出端減少到地址碼的一半。刷新邏輯是為動態(tài)MOS隨機存儲器的刷新準備的。通過定時刷新、保證動態(tài)MOS存儲器的信息不致丟失。動態(tài)MOS存儲器采用“讀出”方式進行刷新。因為在讀出過程中恢復(fù)了存儲單元的MOS柵極電容電荷，并保持原單元的內(nèi)容，所以，讀出過程就是再生過程。但是存儲器的訪問地址是隨機的，不能保證所有的存儲單元在一定時間內(nèi)都可以通過正常的讀寫操作進行刷新，因此需要專門予以考慮。通常，在再生過程中只改變行選擇線地址，每次再生一行，依次對存儲器的每一行進行讀出，就可完成對整個RAM的刷新。從上一次對整個存儲器刷新結(jié)束到下一次對整個存儲器全部刷新一遍為止，這一段時間間隔稱作再生周期，又叫刷新周期，一般為2ms。通常有兩種刷新方式。(1)集中刷新集中式刷新指在一個刷新周期內(nèi)，利用一段固定的時間，依次對存儲器的所有行逐一再生，在此期間停止對存儲器的讀和寫。例如，一個存儲器有1024行，系統(tǒng)工作周期為200ns。RAM刷新周期為2ms。這樣，在每個刷新周期內(nèi)共有10000個工作周期，其中用于再生的為1024個工作周期，用于讀和寫的為8976個工作周期。集中刷新的缺點是在刷新期間不能訪問存儲器，有時會影響計算機系統(tǒng)的正確工作。(2)分布式刷新采取在2ms時間內(nèi)分散地將1024行刷新一遍的方法，具體做法是將刷新周期除以行數(shù)，得到兩次刷新操作之間的時間間隔t，利用邏輯電路每隔時間t產(chǎn)生一次刷新請求。動態(tài)MOS存儲器的刷新要有硬件電路的支持，包括刷新計數(shù)器、刷新訪存裁決，刷新控制邏輯等。這些線路可以集中在RAM存儲控制器芯片中。例如Intel8203DRAM控制器是為了控制2117，2118和2164DRAM芯片而設(shè)計的。2117，2118是16K×1位的DRAM芯片，2164是64K×1位的DRAM芯片。圖4.17是Intel8203邏輯框圖。圖4.17Intel8203RAM控制器簡化圖3.存儲校驗線路計算機在運行過程中，主存儲器要和CPU、各種外圍設(shè)備頻繁地高速交換數(shù)據(jù)。由于結(jié)構(gòu)、工藝和元件質(zhì)量等種種原因，數(shù)據(jù)在存儲過程中有可能出錯，所以，一般在主存儲器中設(shè)置差錯校驗線路。實現(xiàn)差錯檢測和差錯校正的代價是信息冗余。信息代碼在寫入主存時，按一定規(guī)則附加若干位，稱為校驗位。在讀出時，可根據(jù)校驗位與信息位的對應(yīng)關(guān)系，對讀出代碼進行校驗，以確定是否出現(xiàn)差錯，或可糾正錯誤代碼。早期的計算機多采用奇偶校驗電路，由于大規(guī)模集成電路的發(fā)展，主存儲器的位數(shù)可以做得更多，使多數(shù)計算機的存儲器有糾正錯誤的功能（ECC），一般采用的海明碼校驗線路可以糾正一位錯。4.5多體交叉存儲器4.5.1編址方式計算機中大容量的主存，可由多個存儲體組成，每個體都具有自己的讀寫線路、地址寄存器和數(shù)據(jù)寄存器，稱為“存儲模塊”。這種多模塊存儲器可以實現(xiàn)重疊與交叉存取。如果在M個模塊上交叉編址(M=2m)，則稱為模M交叉編址。通常采用的編址方式如圖4.18(a)所示。設(shè)存儲器包括M個模塊，每個模塊的容量為L，各存儲模塊進行低位交叉編址，連續(xù)的地址分布在相鄰的模塊中。第i個模塊Mi的地址編號應(yīng)按下式給出：M×j+i其中，j=0,1,2,…,L-1；i=0,1,2,…,M-1表4.1地址的模四交叉編址模體地址編址序列對應(yīng)二進制地址最低二位M00,4,8,12,…,4j+0,…00M11,5,9,13,…,4j+1,…01M22,6,10,14,…,4j+2,…10M33,7,11,15,…,4j+3,…11圖4.22多體交叉存儲使用地址碼的低位字段經(jīng)過譯碼選擇不同的存儲模塊，而高位字段指向相應(yīng)的模塊內(nèi)部的存儲字。這樣，連續(xù)地址分布在相鄰的不同模塊內(nèi)，而同一模塊內(nèi)的地址都是不連續(xù)的。在理想情況下，如果程序段和數(shù)據(jù)塊都連續(xù)地在主存中存放和讀取，那么，這種編址方式將大大地提高主存的有效訪問速度。但當(dāng)遇到程序轉(zhuǎn)移或隨機訪問少量數(shù)據(jù)，訪問地址就不一定均勻地分布在多個存儲模塊之間，這樣就會產(chǎn)生存儲器沖突而降低了使用率，所以M個交叉模塊的使用率是變化的，大約在

和M之間。一般模塊數(shù)M取2的m次冪4.5.2重疊與交叉存取控制

多體交叉存儲模塊的兩種訪問方式：“同時訪問”，是指所有模塊同時啟動一次存儲周期，相對各自的數(shù)據(jù)寄存器并行地讀出或?qū)懭胄畔ⅲ煌瑫r訪問要增加數(shù)據(jù)總線寬度。同時訪問多個存儲模塊能一次提供多個數(shù)據(jù)或多條指令。“交叉訪問”，是指M個模塊按一定的順序輪流啟動各自的訪問周期，啟動兩個相鄰模塊的最小時間間隔等于單模塊訪問周期的1/M。交叉訪問如圖4.18(b)所示?？梢钥闯?，就每一存儲模塊本身來說，對它的連續(xù)兩次訪問時間間隔仍等于單模塊訪問周期。CPU和IOP（輸入輸出處理機）對存儲器的訪問是通過主存控制部件控制的。完成地址譯碼選擇存儲體、存儲體“忙”觸發(fā)器、“回答”信號等等。由于CPU和IOP共享主存，或多處理機共享主存的原因，訪問主存儲器的請求源來自多方面，因此可能出現(xiàn)幾個請求源同時訪問同一個存儲體的情況。出現(xiàn)這種沖突情況時，存儲體只能先滿足其中一個請求源的要求，然后再滿足其他請求源的要求，這就需要經(jīng)過一個排隊線路，先處理排隊優(yōu)先的請求源提出的要求習(xí)題4.1在計算機的主存中，常常設(shè)置一定的ROM區(qū)。試說明設(shè)置ROM區(qū)域的目的。答：計算機一上電就開始執(zhí)行程序，到主存的0000H單元去取第一條指令。所以，在主存中必須要有一些一開機就立即能夠運行的程序。這些程序只有保存在非易失性的ROM芯片中才能保證斷電后不丟失。通常在ROM區(qū)域中保存的是操作系統(tǒng)的內(nèi)核，以及一些固定的數(shù)據(jù)等。習(xí)題4.2半導(dǎo)體DRAM和SRAM的主要差別是什么?為什么DRAM芯片的地址一般要分兩次接收?答：SRAM用雙穩(wěn)態(tài)觸發(fā)器來保存信息，DRAM利用電容存儲電荷來保存信息。DRAM的地址分兩次接收，是為了減少地址線，進一步減少芯片的封裝尺寸。習(xí)題4.3對于SRAM芯片，如果片選信號始終是有效的。問：若讀信號有效后，地址仍在變化，或數(shù)據(jù)線上有其他電路送來的信號，問對讀出有什么影響?有什么其他問題?答：讀信號有效后讀出數(shù)據(jù)隨地址變化（有一定延時），為獲得可靠的輸出，在地址穩(wěn)定后，讀信號要維持一定時間。在讀信號有效后，數(shù)據(jù)線上不允許其他電路送來信號，否則會干擾讀到的信號，甚至損壞器件。(2)若寫信號有效后，地址仍在變化，或?qū)懭霐?shù)據(jù)仍不穩(wěn)定，對寫入有什么影響?有什么其他問題?答：寫信號有效后，地址仍在變化，那么片內(nèi)地址譯碼器的輸出會因譯碼器內(nèi)部的競爭現(xiàn)象而使一些無關(guān)的單元也寫入數(shù)據(jù)。寫入數(shù)據(jù)不穩(wěn)定，而地址不變，則要保證在寫信號消失時數(shù)據(jù)線上的數(shù)據(jù)是穩(wěn)定的，且已維持足夠時間。4.4下圖是某SRAM的寫入時序圖，其中R/是讀/寫命令控制線，當(dāng)R/線為低電平時，存儲器按給定地址24A8H把數(shù)據(jù)線上的數(shù)據(jù)寫入存儲器。請指出下圖寫入時序中的錯誤，并畫出正確的寫入時序圖。地址數(shù)據(jù)R/W2159H24A8H2151H答：地址應(yīng)該提前于寫允許建立，并在寫允許撤除后保持一段時間，在寫允許期間一般不允許地址變化。所以上圖的寫允許應(yīng)往后延。4.5有一個512K×16的存儲器，由64K×1的2164RAM芯片構(gòu)成(芯片內(nèi)是4個128×128結(jié)構(gòu))。(1)總共需要多少個RAM芯片?答：(512K/64K)*(16/1)=128片(2)采用分散刷新方式，如單元刷新間隔不超過2ms，則刷新信號的周期是多少?答：由于芯片內(nèi)部是4個128*128結(jié)構(gòu)，所以訪問128個行地址可刷新一遍，所以周期為2ms/128=15.6微秒(3)如采用集中刷新方式，設(shè)讀/寫周期T=0.1μs，存儲器刷新一遍最少用多少時間?答：0.1μs*128＝12.8μs4.6某機器中，已知道有一個地址空間為0000H～1FFFH的ROM區(qū)域，現(xiàn)在再用RAM芯片(8K×4)形成一個16K×8的RAM區(qū)域，起始地址為2000H，假設(shè)RAM芯片有CS和WE信號控制端。CPU地址總線為A15～A0，數(shù)據(jù)總線為D7～D0，控制信號為R/(讀/寫)，MREQ(當(dāng)存儲器進行讀或?qū)懖僮鲿r，該信號指示地址總線上的地址是有效的)。要求畫出邏輯圖。解：ROM地址0000H~1FFFH，共2000H=8196=8K=213地址空間，ROM的容量為8KB，可選用8K×8的ROM芯片，1片。用8K×4的RAM芯片構(gòu)成16K×8的存儲器，需要4片。CPU共16條地址線，A0~A12直接與8K的存儲器芯片的地址線連接。8K的存儲器芯片有13條地址線。16-13=3，需要用3-8譯碼器。對A15A14A13譯碼產(chǎn)生8個片選信號。用MREQ’控制3-8譯碼器。y1選中ROM芯片，y2選中一個8K×8的RAM芯片，地址為2000H~3FFFH。y3選中第二個8K×8的RAM芯片，地址為4000H~5FFFHy1y2y34.7SRAM和DRAM的主要差別是什么?答：①工作原理的差別：SRAM保存信息用的是觸發(fā)器，DRAM保存信息是利用MOS管的柵極電容。因此，SRAM不需要刷新，DRAM需要刷新。②器件特點：DRAM的電路簡單，所以較SRAM有更高的集成度，芯片容量更大，功耗更低，價格較低。但SRAM的速度比DRAM高。③在計算機系統(tǒng)中使用的差別：SRAM有CS’輸入端，當(dāng)CS’有效時，芯片可讀寫；在讀寫過程中要求地址保持不變。DRAM沒有CS’引腳，而用RAS’和CAS’選中芯片并先后將行地址和列地址鎖存入