緒論1.1研究背景及意義單片機(jī)的作用相當(dāng)于一個(gè)微型計(jì)算機(jī)[[]嚴(yán)潔.單片機(jī)原理及其接口技術(shù)[M].北京：機(jī)械工業(yè)出版社,2010.]，因其具有控制能力強(qiáng)，體積小，功耗低等諸多優(yōu)點(diǎn)被廣泛應(yīng)用于家用電器、智能儀器等多個(gè)領(lǐng)域。我們通過視覺、嗅覺、聽覺等方式所感知到的是一個(gè)模擬世界[[[]嚴(yán)潔.單片機(jī)原理及其接口技術(shù)[M].北京：機(jī)械工業(yè)出版社,2010.[]趙潔.8位60MS/s折疊插值模數(shù)轉(zhuǎn)換器的設(shè)計(jì)[D].陜西：西北大學(xué),2006.隨著智能化時(shí)代的到來，各類電子產(chǎn)品都在往輕薄、易攜帶的方向發(fā)展，但是電池的容量受到體積的限制，阻礙了電子產(chǎn)品向便攜小巧發(fā)展，因此只能通過降低諸如ADC之類的芯片自身的功耗，以滿足需要[[] 成凱;10bit1MS/s超低功耗SARADC設(shè)計(jì)[D];北方工業(yè)大學(xué);2020年.]。SARADC的結(jié)構(gòu)簡單，面積較小，數(shù)字邏輯和動態(tài)轉(zhuǎn)換特性可以使得功耗降到納瓦級別[[]戴瀾,成凱.一種用于超低功耗SARADC的采樣電路實(shí)現(xiàn)[J].電子世界,2020(11):110-112.][] 成凱;10bit1MS/s超低功耗SARADC設(shè)計(jì)[D];北方工業(yè)大學(xué);2020年.[]戴瀾,成凱.一種用于超低功耗SARADC的采樣電路實(shí)現(xiàn)[J].電子世界,2020(11):110-112.[]陳海波.0.35μmCMOS工藝12位30MS/sSARADC的設(shè)計(jì)[D].江蘇:東南大學(xué),2016.1.2SARADC的發(fā)展SARADC的發(fā)展可以從國內(nèi)外的研究現(xiàn)狀以及發(fā)展趨勢兩個(gè)方面來進(jìn)行說明。SARADC的工作原理采用了二進(jìn)制搜索算法，最早出自貝爾實(shí)驗(yàn)室[[]成凱.10bit1MS/s超低功耗SARADC設(shè)計(jì)[D].北京:北方工業(yè)大學(xué),2020.]，該SARADC的結(jié)構(gòu)是在真空管的基礎(chǔ)上設(shè)計(jì)，并且沒有包含DAC模塊。1970年，伯克利大學(xué)J.McCreary、Paul.Gray等人首次提出電荷重分配結(jié)構(gòu)[[]MccrearyJL,GrayPR.All-MOSchargeredistributionanalog-to-digitalconversiontechniquesI[J].IEEEJournalofSolidStateCircuits,[]成凱.10bit1MS/s超低功耗SARADC設(shè)計(jì)[D].北京:北方工業(yè)大學(xué),2020.[]MccrearyJL,GrayPR.All-MOSchargeredistributionanalog-to-digitalconversiontechniquesI[J].IEEEJournalofSolidStateCircuits,1975,10(6):371-379.[]王晶.12位低功耗SARADC的研究與設(shè)計(jì)[D].江蘇:南京郵電大學(xué),2020.[]方晨.一種14位逐次逼近型模數(shù)轉(zhuǎn)換器的研究與設(shè)計(jì)[D].江蘇:蘇州大學(xué),2020.國外的一些研究成果：基于0.18umCMOS工藝，實(shí)現(xiàn)了10bit、采樣頻率50MS/s，功耗6.6mW的SARADC；基于0.13umCMOS工藝，實(shí)現(xiàn)了9.1bit、采樣頻率1kS/s，功耗僅53nW的SARADC[[]D.Zhang,A.BhideandA.Alvandpour.A53-nW9.1-ENOB1-kS/sSARADCin0.13-umCMOSforMedicalImplantDevices[J].IEEEJournalofSolid-StateCircuits(JSSC),2012[]D.Zhang,A.BhideandA.Alvandpour.A53-nW9.1-ENOB1-kS/sSARADCin0.13-umCMOSforMedicalImplantDevices[J].IEEEJournalofSolid-StateCircuits(JSSC),2012,47(7):1585-1593.[]S.W.M.ChenandR.W.Brodersen.A6bit600MS/s5.3mWasynchronousADCin0.13umCMOS[J].IEEEJournalofSolid-StateCircuits(JSSC),2006,41(12):2669-2680.與國外的發(fā)展相比，國內(nèi)的進(jìn)程稍慢一點(diǎn)，但是仍然取得了不少成果，例如：基于65nmCMOS工藝，實(shí)現(xiàn)了10bit、采樣頻率160MS/s，功耗2mW的SARADC[[]李曉興.高速低功耗逐次逼近型模數(shù)轉(zhuǎn)換器研究[D].江蘇:東南大學(xué),2018.]；實(shí)現(xiàn)了一種16位無校準(zhǔn)的SARADC，提出了二級電容器交換的方案[[[]李曉興.高速低功耗逐次逼近型模數(shù)轉(zhuǎn)換器研究[D].江蘇:東南大學(xué),2018.[]Yunghuichung,ChiahuiTien,QifengZeng.A102dB-SFDR16-bitCalibration-FreeSARADCin180-nmCMOS[C].IEEEAsiaPacificConferenceonCircuitsandSystems(APCCAS).2019:541-545.模數(shù)轉(zhuǎn)換器的發(fā)展趨勢大致可以總結(jié)為以下幾個(gè)方面：高精度、高分辨率、低功耗和小電壓、高速度[[]黃實(shí).8位算法型模數(shù)轉(zhuǎn)換器的研究與設(shè)計(jì)[D].上海:復(fù)旦大學(xué),2012.[]黃實(shí).8位算法型模數(shù)轉(zhuǎn)換器的研究與設(shè)計(jì)[D].上海:復(fù)旦大學(xué),2012.1.3論文內(nèi)容安排本文將重點(diǎn)介紹SARADC的工作原理，模塊電路的定義和劃分以及模塊電路的具體實(shí)現(xiàn)方法，對采樣開關(guān)網(wǎng)絡(luò)、DAC以及比較器模塊進(jìn)行了改進(jìn)，設(shè)計(jì)出模擬數(shù)字電壓為5V，系統(tǒng)時(shí)鐘頻率為1MHz，轉(zhuǎn)換精度由8位擴(kuò)展至10位的電阻電容混合DAC；將比較器和S/H電路連接在一起設(shè)計(jì)出開關(guān)電容比較器。本文分為六章，具體內(nèi)容如下：第一章：介紹了ADC的研究背景，調(diào)查研究SARADC現(xiàn)狀及發(fā)展趨勢，最后介紹了本文的內(nèi)容安排。第二章：介紹ADC的主要原理、不同結(jié)構(gòu)類型的ADC以及各自的優(yōu)缺點(diǎn)以及衡量ADC性能優(yōu)異與否的各種參數(shù)指標(biāo)。第三章：介紹SARADC工作原理，闡述了SARADC關(guān)鍵電路模塊的結(jié)構(gòu)和作用。第四章：對SARADC關(guān)鍵模塊進(jìn)行分析和設(shè)計(jì)，主要模塊包括：DAC模塊、比較器、SARLOGIC模塊（主要包括數(shù)據(jù)寄存器和移位寄存器）。第五章：對SARADC系統(tǒng)中的各模塊進(jìn)行仿真，對整個(gè)系統(tǒng)進(jìn)行仿真，驗(yàn)證是否符合電路功能，并計(jì)算出一些關(guān)鍵性能參數(shù)。第六章：對全文進(jìn)行總結(jié)分析。

模數(shù)轉(zhuǎn)換器的概述2.1ADC的基本原理ADC可被視為編碼器，基本原理是對輸入模擬信號在時(shí)域進(jìn)行等間隔采樣，將采樣結(jié)果保存至下次采樣到來時(shí)，在此過程中對采樣值進(jìn)行取整數(shù)操作，用一組二進(jìn)制碼表示該整數(shù)。基本框圖如圖2-1所示，該過程可以通過四個(gè)步驟來實(shí)現(xiàn)即采樣、保持、量化、編碼。圖2-1ADC的基本框圖2.2幾種主要類型的ADC及特點(diǎn)ADC按照采樣頻率進(jìn)行劃分，可以將其分為過采樣ADC和奈奎斯特采樣ADC[[]高雪蓮.一種基于SARADC的低功耗動態(tài)比較器研究[D].北京:北京交通大學(xué),2007.]；按照性能指標(biāo)可以分為高速度ADC以及高精度ADC；根據(jù)電路結(jié)構(gòu)，他們可以被劃分為串行ADC、并行ADC、和串并行ADC。在頻率范圍內(nèi)，還可以將其細(xì)分為更多種類[[]張聰.10位PipelineADC電路設(shè)計(jì)與研究[D].上海:復(fù)旦大學(xué),2013.]：中低速ADC可分為過采樣∑-?ADC、SARADC；高速ADC可分為全并行閃[]高雪蓮.一種基于SARADC的低功耗動態(tài)比較器研究[D].北京:北京交通大學(xué),2007.[]張聰.10位PipelineADC電路設(shè)計(jì)與研究[D].上海:復(fù)旦大學(xué),2013.2.2.1全并行閃爍ADC如圖2-2為FlashADC的典型結(jié)構(gòu)，通過2N個(gè)串聯(lián)電阻對參考電壓VREF進(jìn)行分壓，采用2N-1個(gè)比較器，實(shí)現(xiàn)NbitFlashADC，由于比較器網(wǎng)絡(luò)輸出為溫度計(jì)碼，所以我們需要通過譯碼電路將其轉(zhuǎn)換為二進(jìn)制碼[[]李婷，黎濤，蘇慶，魏一方.6bitFlashADC電路的設(shè)計(jì)[J].科技風(fēng),2019,(23):217.[]李婷，黎濤，蘇慶，魏一方.6bitFlashADC電路的設(shè)計(jì)[J].科技風(fēng),2019,(23):217.圖2-2全并行閃爍ADC結(jié)構(gòu)圖全并行閃爍ADC的特點(diǎn)：工作速度快，經(jīng)過一次比較就可以完成電路要求。電路整體面積很大，功耗也比其他種類ADC大。工作精度有限。該結(jié)構(gòu)中，由于電阻是非線性的。所以電阻的匹配特性也會影響它的參考電壓，并且隨著比較器個(gè)數(shù)的增加，其輸入電容數(shù)目也會增加的特別多，所以會對精度有所限制。2.2.2兩步式ADC如圖2-3所示，首先使用粗分式FlashADC獲取高位N1位，然后將N1位執(zhí)行數(shù)模轉(zhuǎn)換操作，從原始信號中減去運(yùn)算后所得到的模擬值，之后將裕度放大2N1倍，最后在通過使用細(xì)分式FlashADC把經(jīng)過放大2N1倍后的余量通過模數(shù)轉(zhuǎn)換來獲得相應(yīng)低的N2位。兩步式ADC具有面積小，功耗低，對比較器失調(diào)的敏感性差等優(yōu)良特性。除此之外，兩步式ADC的轉(zhuǎn)換精度能夠到達(dá)10bit以上，但S/H電路會限制ADC的最高轉(zhuǎn)換速度。圖2-3兩步式ADC結(jié)構(gòu)圖2.2.3流水線ADC如圖2-4所示，流水線型ADC由m級FlashADC級聯(lián)構(gòu)成，從最高位到低位依次算出相應(yīng)的數(shù)字碼。因?yàn)槊考壎及胁蓸与娐?，各級可以同時(shí)工作，很大程度上提高了轉(zhuǎn)換速度[[]李萌,張潤曦,陳磊,等.基于MATLAB的新型PipelineADC的建模和仿真[J].電子器件,2008,31(3):834-837.

]，除此之外，由于流水線型ADC噪聲逐級衰減，使各級功耗可以逐級降低，所以[]李萌,張潤曦,陳磊,等.基于MATLAB的新型PipelineADC的建模和仿真[J].電子器件,2008,31(3):834-837.

圖2-4流水線型ADC結(jié)構(gòu)圖2.2.4逐次逼近型ADC如圖2-5所示，SARADC主要由采樣保持電路、DAC、COMP和SARLOGIC組成，整個(gè)系統(tǒng)工作原理如下，首先，整個(gè)系統(tǒng)的模擬輸入電壓經(jīng)過采樣/保持電路執(zhí)行采樣保持操作，同時(shí)將DAC進(jìn)行初始化操作，比較器將對應(yīng)的輸出模擬電壓值與模擬輸入值進(jìn)行比較，二者之間的差值將經(jīng)過比較器進(jìn)行量化，SARLOGIC會根據(jù)量化出的邏輯高低電平來改變DAC的輸入，以此來改變DAC輸出值，之后再次與模擬輸入值進(jìn)行比較，重復(fù)該過程，直至達(dá)到整個(gè)系統(tǒng)要求的精度。由工作過程可以看出，該ADC在一個(gè)時(shí)鐘周期內(nèi)僅能完成對一位的轉(zhuǎn)換，所以要完成N位的轉(zhuǎn)換則需要N個(gè)時(shí)鐘周期[[]譚杰.一種多路20-bitADC的研究與設(shè)計(jì)[D].四川:電子科技大學(xué),2020.]，所以存在采樣率不高且輸入帶寬較低等問題。但是SARADC也有其獨(dú)特的優(yōu)勢：電路結(jié)構(gòu)簡單，面積小，系統(tǒng)功耗低，靈活性好且無延時(shí)問題。采樣保持電路性能，[]譚杰.一種多路20-bitADC的研究與設(shè)計(jì)[D].四川:電子科技大學(xué),2020.SARADC的采樣頻率低于5MS/s，具有中等精度至高等精度，擁有低功耗、電路尺寸小等特點(diǎn)。圖2-5逐次逼近型ADC結(jié)構(gòu)圖2.2.5∑-?ADC如圖2-6所示，∑-?ADC包含積分器，比較器，1位DAC反饋環(huán)路和數(shù)字濾波器，具有噪聲整形功能，能夠?qū)⒘炕肼晱幕鶐?nèi)搬移到基帶外的較高頻帶，提高信噪比。∑-?ADC具有出色的線性度，甚至不需要微調(diào)操作[[]張孟.基于55nm工藝的16bitSARADC研究與設(shè)計(jì)[D].四川:電子科技大學(xué),2016.

]。然而，過采樣技術(shù)限制了采樣頻率的范圍，要求采樣頻率必須遠(yuǎn)高于兩倍[]張孟.基于55nm工藝的16bitSARADC研究與設(shè)計(jì)[D].四川:電子科技大學(xué),2016.

圖2-6Σ-ΔADC結(jié)構(gòu)圖2.3ADC性能指標(biāo)2.3.1靜態(tài)特性指標(biāo)ADC的靜態(tài)性能指標(biāo)是指輸入為低頻或電壓一定時(shí)，測量獲得的特性參數(shù)，它主要包括失調(diào)誤差、增益誤差、DNL和INL等[[]張佳.一種16位SARADC的設(shè)計(jì)[D].四川:四川大學(xué),2006.[]張佳.一種16位SARADC的設(shè)計(jì)[D].四川:四川大學(xué),2006.失調(diào)誤差（offseterror）ADC的失調(diào)誤差即為在水平方向上，實(shí)際量化后產(chǎn)生的曲線在執(zhí)行第一次電平轉(zhuǎn)換時(shí)相對于理想的特性曲線之間的差異[[]葉思遠(yuǎn).14位100MSPSPipelinedSARADC研究與設(shè)計(jì)[D].四川:電子科技大學(xué),2020.[]葉思遠(yuǎn).14位100MSPSPipelinedSARADC研究與設(shè)計(jì)[D].四川:電子科技大學(xué),2020.圖2-7失調(diào)誤差示意圖（2）增益誤差（gainerror）增益誤差指ADC經(jīng)量化后實(shí)際的曲線斜率與理想的曲線斜率之間的偏差，如圖2-8，增益誤差為1.5LSB。與失調(diào)誤差影響類似，增益誤差的存在也會導(dǎo)致當(dāng)輸入為滿量程時(shí)，無法完全準(zhǔn)確地輸出對應(yīng)的一組二進(jìn)制數(shù)字碼，進(jìn)而會縮減ADC轉(zhuǎn)換器的動態(tài)范圍。圖2-8增益誤差示意圖（3）微分非線性（DNL）DNL指的是ADC量化后實(shí)際的曲線對應(yīng)的相鄰數(shù)字碼間的距離，與同精度理想的ADC的臺階之間的寬度差值。不妨令Xm是實(shí)際量化曲線的相鄰數(shù)字碼m?1和m之間的跳變點(diǎn)，理想曲線的臺階寬度為?，那么二進(jìn)制碼m?m=Xm?1?則DNL=?m如圖2-9所示，我們通常以LSB來量化DNL當(dāng)計(jì)算得出的DNL的誤差小于±1LSB時(shí)，就可以保證無漏碼。（4）積分非線性（INL）INL表示的是ADC經(jīng)實(shí)際量化后產(chǎn)生的曲線與同精度理想的ADC特性曲線在水平方向上的最大差值，設(shè)Xm、?同DNL，再令Qm是理想曲線的相鄰數(shù)字碼m?1和INL=Xm?Qm?我們還可以使用LSB來量化INL，以此來表示經(jīng)過實(shí)際量化對應(yīng)的轉(zhuǎn)換電平與理想轉(zhuǎn)換電平之間的偏差，如圖2-9所示圖2-9DNL以及INL示意圖2.3.2動態(tài)特性參數(shù)信噪比（SNR）SNR是指在某一頻帶內(nèi)輸入信號和噪聲信號之間的能量比，常用dB表示，其公式表達(dá)為：SNR=20lg(Ainput式子中，Ainput(rms)表示的是輸入信號的幅值，我們假定ADC是理想的，則有SNR=20lgV其中，VFS是ADC滿量程輸入電壓值，N是ADC信噪失真比（SNDR）SNDR是用來表示某一頻帶內(nèi)輸入信號與噪聲能量的比值，即SNDR=20lg(A在公式中，Ainput(rms)表示ADC輸入信號所對應(yīng)的能量，有效位數(shù)（ENOB）ENOB是一個(gè)與SNDR相對應(yīng)的特性參數(shù)，ENOB常被用來替代SNDR，表示模數(shù)轉(zhuǎn)換器在一定采樣速度和輸入頻率下對應(yīng)的實(shí)轉(zhuǎn)換精度，其公式表達(dá)為：ENOB=(SNDR?1.76)/6.02（2.7）無雜散動態(tài)范圍（SFDR）SFDR即輸出信號中基波分量和最大雜散信號能量比值[[]梁秋璐.10-bit高精度低功耗SARADC設(shè)計(jì)研究[D].北京：[]梁秋璐.10-bit高精度低功耗SARADC設(shè)計(jì)研究[D].北京：北京交通大學(xué),2014.SFDR=20lg?(A在公式中，Ainputrms表示當(dāng)輸入信號為正弦信號時(shí)，對輸出信號的基波分量進(jìn)行均方根操作后的值，總諧波失真（THD）THD指ADC輸出信號中包含的諧波分量能量與系統(tǒng)的基波信號能量之間的比值，表示為：THD=20lg?(A在公式中，Ainputrms表示輸出信號基波分量值的均方根運(yùn)算值，

逐次逼近型ADC的系統(tǒng)介紹一個(gè)N位SARADC主要由采樣保持電路、N位DAC、COMP以及SARLOGIC（數(shù)據(jù)寄存器和移位寄存器）組成。其工作過程為：首先經(jīng)采樣保持電路，對系統(tǒng)模擬輸入信號VIN執(zhí)行采樣保持操作。與此同時(shí)，對移位寄存器進(jìn)行初始化操作，即使N位數(shù)據(jù)寄存器的最高位置1，其余位均置0即置位至中間碼（100...0），數(shù)據(jù)寄存器將此一串二進(jìn)制數(shù)字碼傳送到DAC作為控制信號，使得VDAC為VREF的一半，然后將VDAC傳送至比較器，比較器將其與采樣信號VIN進(jìn)行比較，輸出不同的邏輯電平。由于比較器的輸出接至數(shù)據(jù)寄存器的數(shù)據(jù)位，初始化操作后，比較器的輸出將影響N位數(shù)據(jù)寄存器。若VIN大于VDAC3.1采樣保持電路（S/H）S/H是ADC中重要電路模塊，負(fù)責(zé)采集和保持模擬信號，所以它的性能優(yōu)異與否會對整個(gè)模數(shù)轉(zhuǎn)換器系統(tǒng)的精度產(chǎn)生很大的影響。圖3-1采樣電路的跟蹤和保持能力圖3-1所示的結(jié)構(gòu)是對S/H的簡化。我們可以利用MOS器件的電壓控制電流特性，將其作為開關(guān)使用，主要是因?yàn)楫?dāng)其通過的電流為零時(shí)，MOS管與一般的開關(guān)器件不同，它仍然是可以導(dǎo)通并且它的源極和漏極電壓不會受到柵極電壓的影響[[]何樂年,王憶.模擬集成電路設(shè)計(jì)與仿真[M].[]何樂年,王憶.模擬集成電路設(shè)計(jì)與仿真[M].北京：科學(xué)出版社,2008.3.2比較器ADC中的比較器模塊可以實(shí)現(xiàn)ADC的量化功能。因此，比較器性能的優(yōu)異與否也會直接影響模數(shù)轉(zhuǎn)換器的性能。眾所周知，比較器可以比較兩個(gè)模擬信號值，并可以根據(jù)兩者的大小差異產(chǎn)生比較的結(jié)果，它為一個(gè)二進(jìn)制數(shù)字碼。一個(gè)比較器根據(jù)其工作特性我們可以將其視為一個(gè)精度為1位的ADC。比較器有不同的分類方法，通常我們可以將其分為兩種，即電壓型和電流型的比較器，電壓比較器常被用于設(shè)計(jì)，而且常用的結(jié)構(gòu)中包含有一個(gè)放大器，該放大器有一對差分輸入且具有高增益放大倍數(shù)，該放大器的輸出擺幅和它的直流電壓應(yīng)與數(shù)字電路的邏輯高/低電平進(jìn)行匹配。例如，當(dāng)比較器的同相輸入電平V+大于反相輸入電平V?時(shí)，比較器輸出的電平為邏輯高電平，反之，比較器輸出的電平為邏輯低電平[[[]唐重林.甚低功耗SARADC的結(jié)構(gòu)設(shè)計(jì)與控制技術(shù)[D].陜西:西安電子科技大學(xué),2008.3.3數(shù)模轉(zhuǎn)換器的基本結(jié)構(gòu)根據(jù)采樣頻率和信號頻率比值的不同我們可以將DAC分為兩大類：奈奎斯特型和過采樣型。二者在信號帶寬范圍和轉(zhuǎn)換精度均有很大的不同。如下圖3-2所示。圖3-2二者的適用范圍奈奎斯特型和過采樣型具有不同的工作原理和電路特性，過采樣型DAC主要是通過提高過采樣率和量化噪聲整形來達(dá)到在有用的帶寬內(nèi)實(shí)現(xiàn)系統(tǒng)高信噪比的要求，大多應(yīng)用于低速以及高精度方面。相比之下，奈奎斯特型DAC的每一個(gè)二進(jìn)制數(shù)字碼對應(yīng)唯一的模擬輸出值，它的采樣速率是輸入信號頻率的3倍至20倍。但是，由于當(dāng)輸入頻率接近于奈奎斯特頻率時(shí)，DAC的動態(tài)性能會大幅度的下降，所以奈奎斯特型DAC一般很少工作在接近于奈奎斯特頻率附近。3.3.1奈奎斯特型DAC的基本類型奈奎斯特型DAC可以大致可分為電阻分壓、電荷分配以及電流驅(qū)動型。（1）電阻分壓型電阻分壓型DAC的結(jié)構(gòu)如圖3-3所示，給定一個(gè)參考電壓Vref，一串等值電阻對Vref進(jìn)行分壓，一組二進(jìn)制數(shù)字碼通過控制開關(guān)網(wǎng)絡(luò)選擇輸出其中一個(gè)模擬電壓值[[[]符土建.一種使用PN碼對SARADC的電容失配進(jìn)行后臺校準(zhǔn)技術(shù)的研究[D].四川:電子科技大學(xué),2020.圖3-3電阻分壓型D/A轉(zhuǎn)換器對于一個(gè)N位的DAC，需要采用2N個(gè)阻值完全相同的電阻對參考電壓Vref等分，再通過一串二進(jìn)制數(shù)字碼控制開關(guān)網(wǎng)絡(luò)或者譯碼電路從中選擇輸出一個(gè)模擬電壓值，該電壓值將通過緩沖器驅(qū)動負(fù)載。這種類型的結(jié)構(gòu)相對比較簡單并且由于等值電阻分壓，所以具有良好的單調(diào)性。但隨著DAC位數(shù)的增加，（2）電荷分配型電荷分配型DAC原理如圖3-4所示，該結(jié)構(gòu)主要由二進(jìn)制的電容網(wǎng)絡(luò)以及一個(gè)電壓型放大器構(gòu)成。其中Q1以及Q2是兩相非交疊的時(shí)鐘，d3、d2、d1、d0是一組二進(jìn)制輸入信號來決定開關(guān)的導(dǎo)通與否。當(dāng)Q1為邏輯高電平使相對應(yīng)的開關(guān)導(dǎo)通時(shí)，輸入信號可以控制電容陣列進(jìn)行預(yù)充電操作，其中反饋電容（16C）執(zhí)行預(yù)放電操作；當(dāng)Q2為邏輯高電平使相對應(yīng)的開關(guān)導(dǎo)通時(shí)，輸入電容上存儲的電荷將根據(jù)輸入的數(shù)據(jù)進(jìn)行再分配，并可以得到相對應(yīng)的模擬輸入電壓[[]陸燕鋒.12位高速電流舵數(shù)模轉(zhuǎn)換器的研究與設(shè)計(jì)[D].浙江:浙江大學(xué),2011.[]陸燕鋒.12位高速電流舵數(shù)模轉(zhuǎn)換器的研究與設(shè)計(jì)[D].浙江:浙江大學(xué),2011.圖3-4電荷分配型D/A轉(zhuǎn)換器（3）電流驅(qū)動型圖3-5所示為精度是N位的電流驅(qū)動型DAC電路結(jié)構(gòu)。顯而易見，它主要是由N個(gè)接電源的二進(jìn)制電流源和相對應(yīng)的控制開關(guān)構(gòu)成。其中輸入的信號BN?1圖3-5二進(jìn)制權(quán)重電流驅(qū)動型DAC電流驅(qū)動型DAC可以通過電流直接驅(qū)動負(fù)載，所以它不需要額外的緩沖器來驅(qū)動，所以此結(jié)構(gòu)的輸出建立時(shí)間很短暫。又因?yàn)樗妮敵鍪请娏餍问?，所以功耗主要是在外部?fù)載上，從而它的能耗相對較高。因?yàn)榇朔N結(jié)構(gòu)不需要額外的電容以及電阻，僅僅需要MOS管，所以可以用標(biāo)準(zhǔn)數(shù)字工藝來實(shí)現(xiàn)該結(jié)構(gòu)，則對應(yīng)的芯片面積將相對較小。

SARADC主要電路模塊設(shè)計(jì)第三章介紹了SARADC中重要的采樣保持電路、比較器電路以及DAC。本章將基于前三章的總體分析，設(shè)計(jì)出模擬數(shù)字電壓為5V，系統(tǒng)時(shí)鐘頻率為1MHz，轉(zhuǎn)換精度由8位拓展至10位的電阻電容混合DAC、比較器采用開關(guān)電容比較器的SARADC。4.1整體設(shè)計(jì)本文設(shè)計(jì)的10位SARADC整體結(jié)構(gòu)如圖4-1所示，主要包括系統(tǒng)時(shí)鐘模塊、采樣保持電路（二選一）、比較器、SARLOGIC（包含移位寄存器和數(shù)據(jù)寄存器）、10位電阻電容混合DAC結(jié)構(gòu)。圖4-1SARADC整體結(jié)構(gòu)圖時(shí)鐘控制模塊提供整個(gè)系統(tǒng)的時(shí)鐘頻率，可以提供采樣時(shí)鐘和轉(zhuǎn)換時(shí)鐘以及對SARLOGIC提供初始化使能和時(shí)鐘；二選一開關(guān)可以決定整個(gè)電路是處于采樣狀態(tài)還是轉(zhuǎn)換狀態(tài)；比較器用來比較模擬輸入值VI和DAC輸出電壓VDAC4.2SARLOGIC設(shè)計(jì)本文所設(shè)計(jì)的SARLOGIC整體結(jié)構(gòu)如圖4-2所示，它是由移位寄存器組和數(shù)據(jù)寄存器組構(gòu)成，且二者的最基本單元都是帶置位、復(fù)位端口且上升沿有效的D觸發(fā)器。圖4-2SARLOGIC內(nèi)部結(jié)構(gòu)圖4.2.1D觸發(fā)器的設(shè)計(jì)如圖4-3所示，為帶置位復(fù)位端口的D觸發(fā)器內(nèi)部電路圖，它是構(gòu)成移位寄存器和數(shù)據(jù)寄存器的最基本單元，CP1由外部提供，經(jīng)過緩沖器產(chǎn)生一對反向的時(shí)鐘信號CP、CPN。可知CDN為復(fù)位信號，無論D觸發(fā)器輸入什么，當(dāng)CDN為邏輯低電平時(shí)，D觸發(fā)器輸出直接為0；當(dāng)CDN為邏輯高電平，且SD為邏輯高電平時(shí)，D觸發(fā)器輸出直接被置1。當(dāng)SD為邏輯低電平，CDN為邏輯高電平時(shí)，電路將正常工作，工作原理為，當(dāng)CP上升沿到來時(shí)，D信號經(jīng)過反相器變成DN傳輸至第二個(gè)三態(tài)傳輸門前，當(dāng)CP為邏輯低電平時(shí)，第一個(gè)環(huán)路可以保存信號，第二個(gè)三態(tài)傳輸門導(dǎo)通，將DN在經(jīng)過反相器輸出至Q(Q=D)：當(dāng)CP為邏輯低電平時(shí)，第一個(gè)環(huán)路保持著上一個(gè)信號，當(dāng)CP為邏輯高電平時(shí)，第二環(huán)路開始工作，保持上個(gè)時(shí)刻的信號。所以由工作原理可知，當(dāng)CP為下降沿，Q=D；當(dāng)CP為上升沿，Q保持上一個(gè)狀態(tài)。所以對于整體D觸發(fā)器，CP1為上升沿時(shí)，Q=D;CP1為下降沿，Q保持上一個(gè)狀態(tài)。圖4-3D觸發(fā)器內(nèi)部電路4.2.2移位寄存器的設(shè)計(jì)圖4-4為移位寄存器起始部分電路，除了最下面的D觸發(fā)器SD為SD1，CDN為高電平VCC，其余所有的D觸發(fā)器CDN均為RSTIN，SD均為邏輯低電平VSS。那么當(dāng)SD1為高電平，RSTIN為低電平時(shí)，其中最底下的D觸發(fā)器即為最高位，從下到上位數(shù)依次降低，則實(shí)現(xiàn)了對移位寄存器初始化操作，將其置為10000000000(11位)。初始化操作后，由D觸發(fā)器工作原理，當(dāng)CP1為1時(shí)，次高位直接將初始化的最高位輸出1輸出至Q，即次高位為0，同時(shí)最高位開始吸收它的D信號，即邏輯低電平VSS，即一次CP1上升沿時(shí)，移位寄存器輸出01000000000；CP1為方波時(shí)，從高位到低位依次移，即實(shí)現(xiàn)了先初始化移位寄存器為10000000000，然后將最高位1依次移位，即實(shí)現(xiàn)100…00到010…00再到001…00最終000…00。圖4-4移位寄存器起始部分電路4.2.3數(shù)據(jù)寄存器設(shè)計(jì)由圖4-5數(shù)據(jù)寄存器起始部分電路，所有D觸發(fā)器的D信號均為比較器的輸出COMP，最下面D觸發(fā)器為最高位數(shù)據(jù)寄存器，它的CDN為邏輯高電平VCC1,SD為SD1。其余所有的D觸發(fā)器CDN均為RSTIN，但是它們的SD與上一位D觸發(fā)器的CP1相同，且均是由移位寄存器的Q提供。由圖4.2可知，移位寄存器有11個(gè)D觸發(fā)器，數(shù)據(jù)寄存器有10個(gè)D觸發(fā)器，二者錯(cuò)開一位，即移位寄存器的次高位的Q輸出連接數(shù)據(jù)寄存器最高位的CP1和次高位的SD，依次類推。圖4-5數(shù)據(jù)寄存器起始部分電路10位數(shù)據(jù)寄存器工作原理：先對其進(jìn)行初始化，其控制信號與11位移位寄存器相同，即被置位為1000000000(10位)；由移位寄存器工作原理，當(dāng)CP1為1時(shí)，次高位經(jīng)過移位Q為1，該信號提供給數(shù)據(jù)寄存器中的最高位的CP1和次高位的SD，即最高位開始對D進(jìn)行傳輸，D即為COMP。當(dāng)COMP為1，保持輸出位高電平1，否則最高位數(shù)據(jù)寄存器輸出為0，同時(shí)對次高位置1。對應(yīng)十位二進(jìn)制碼輸出控制10位DAC，依次類推，經(jīng)過十個(gè)時(shí)鐘，完成對十位數(shù)據(jù)寄存器的確定，即完成了一次模數(shù)轉(zhuǎn)換。4.3DAC整體結(jié)構(gòu)設(shè)計(jì)由第三章所述DAC的結(jié)構(gòu)類型，本文引入了一種新型的10位電阻電容混合式數(shù)模轉(zhuǎn)換器結(jié)構(gòu)，通過8位（256個(gè)等值電阻串）的電阻梯和電容比為8比1的電容相結(jié)合實(shí)現(xiàn)8位電阻分壓型DAC拓展至精度為10位的DAC。該結(jié)構(gòu)相對于電壓等比例縮放和電荷再分配兩種結(jié)構(gòu)有明顯的優(yōu)勢[[]鄧紅輝,汪江,周福祥.一種基于65nmCMOS工藝的10位10MS/sSARADC[J].微電子學(xué),2017,47(3):298-303.[]鄧紅輝,汪江,周福祥.一種基于65nmCMOS工藝的10位10MS/sSARADC[J].微電子學(xué),2017,47(3):298-303.圖4-610位R-C混合式DAC原理圖由圖4-6可知，10位R-C混合式DAC電路主要有一串等值電阻、開關(guān)網(wǎng)絡(luò)以及電容比為8比1的兩個(gè)電容。10位數(shù)字輸入可以分為高8位和低2位，按電壓等比例縮放原理，高8位需要通過譯碼電路產(chǎn)生256個(gè)控制開關(guān)信號，我們可以將高8位中的3位通過3-8譯碼器產(chǎn)生8個(gè)控制信號，并將電阻從高到低分為8段，每段包含32個(gè)電阻且控制信號相同，接著將8段中相應(yīng)的電阻輸出短接在一起，即連為32組輸出，而這32組輸出的開關(guān)控制由8位中剩余5位構(gòu)成5-32譯碼器進(jìn)行選擇，所以我們將控制3-8譯碼器的三位視為高八位中高三位A9、A8、A7，控制5-32譯碼器的五位視為高8位中的低五位A6、A5、A4、A3、A2。簡而言之，A9、A8、A7選擇8段中的某一段，A6至A2選擇該段中的某一個(gè)電阻作為模擬輸出電壓值即Vm。A1、A0視為10位數(shù)字碼中的低2位，它是通過2-4譯碼器控制開關(guān)選擇某一個(gè)電阻作為低兩位的模擬輸出。由電容比，Vm和在圖4.6中，Vin是整個(gè)SARADC系統(tǒng)的模擬輸入值，當(dāng)右側(cè)的開關(guān)接至Vin時(shí)，對應(yīng)執(zhí)行的是采樣保持操作，由SARLOGIC的工作原理，采樣同時(shí)對SARLOGIC初始化，則輸出的數(shù)字碼1000000000，即V1無開關(guān)導(dǎo)通，無對應(yīng)的電壓值；當(dāng)右側(cè)的開關(guān)接至VVin根據(jù)電阻串對參考電壓的分壓，則Vm和V1VmV1=(A1×將式（4.2）、（4.3）代入式（4.1）整理得：Vin由式子（4.4），Vm和V4.3.1譯碼電路設(shè)計(jì)正如之前對10位R-C混合式DAC工作原理分析，十位二進(jìn)制數(shù)字碼A9~A0來控制DAC中的開關(guān)網(wǎng)絡(luò)，將10位為高8位和低2位，我們可以將高8位中的高3位A9、A8、A7通過3-8譯碼器產(chǎn)生8個(gè)控制信號，并將電阻梯分為8段，用來選擇8段中的某一段；高8位中的低5位A6至A2構(gòu)成5-32譯碼器進(jìn)行選擇，選擇該段中的某一個(gè)電阻作為模擬輸出電壓值即Vm下圖4-7為3-8譯碼器的電路圖，2-4譯碼器和5-32譯碼器都是相同的結(jié)構(gòu)。圖4-73-8譯碼器電路圖4.4開關(guān)電容比較器設(shè)計(jì)通用的比較器都采用的是開環(huán)工作下高增益的差分放大器來實(shí)現(xiàn)，但由于電路工藝的偏差，本文我們采用了開關(guān)電容比較器，它是單端輸入的比較器，結(jié)構(gòu)極為簡單，而且很大程度上可以避免差分比較器中失調(diào)問題[[]余立寧.一種10位逐次逼近型ADC的研究與設(shè)計(jì)[D].陜西:西安電子科技大學(xué),2013.

[]余立寧.一種10位逐次逼近型ADC的研究與設(shè)計(jì)[D].陜西:西安電子科技大學(xué),2013.

4.4.1采樣開關(guān)電容基本原理圖4-8三階放大的開關(guān)電容比較器電路圖圖4-8所示為三階放大的開關(guān)電容比較器電路圖，它是由采樣電容C、MOS開關(guān)、以及三級反相器構(gòu)成。1個(gè)反相器可以視為1個(gè)放大器，采用三級反相器級聯(lián)，所以總增益是3個(gè)反相器的增益之積，說明了開關(guān)電容比較器的分辨率增加，證明了開關(guān)電容比較器很容易被擴(kuò)展。開關(guān)電容比較器的工作過程主要可以分為采樣階段和比較階段，而兩個(gè)狀態(tài)之間的切換是由控制開關(guān)切換的時(shí)鐘決定，該控制時(shí)鐘是兩相不重疊的時(shí)鐘。當(dāng)S1閉合時(shí)，處于第一階段，即采樣階段。不妨認(rèn)為第一階段采樣的是V1，即S1閉合時(shí)，二選一開關(guān)也選擇輸出V1，則完成了電容C對V1的采樣，因?yàn)榉聪嗥鳟?dāng)輸入輸出短接時(shí)，輸入輸出電壓相同為一定值，工藝庫選取不同而值不同，不妨設(shè)M點(diǎn)電壓在采樣V1階段電壓為VM，Q=C×(V采樣階段時(shí)，由于反相器輸入輸出短接，此時(shí)反相器中的PMOS和NMOS管均處于飽和區(qū)，所以增益很大[[]曉燕,王慶春.CMOS反相器電壓傳輸特性的分析和仿真[J].安康師專學(xué)報(bào),2006,18(2):63-68.

]，可以為比較階段提供合適的直流工作點(diǎn)。當(dāng)S1斷開，且二選一開關(guān)選擇輸出V2，由于電容C接PMOS和NMOS管的柵極，而MOS管柵極電壓可視為無限大，所以視為懸空，所以電容C上的電荷守恒，此時(shí)M出電壓為VM，[]曉燕,王慶春.CMOS反相器電壓傳輸特性的分析和仿真[J].安康師專學(xué)報(bào),2006,18(2):63-68.

Q=C×(V由式子（4.5）和（4.6）可知，M點(diǎn)出電壓的變化為：?=V而M點(diǎn)處電壓的變化又可以通過3級反相器逐級放大，也可以認(rèn)為V2和V1的差值可以通過3級反相器逐級放大，不妨認(rèn)為V1是ADC系統(tǒng)的模擬輸入電壓值VIN，V2是10位DAC的模擬輸出值VDAC，即實(shí)現(xiàn)了VIN4.4.2開關(guān)電容比較器的電路比較器的主體電路如圖4-9所示，其具體工作分為兩個(gè)階段：第一階段是采樣階段，電路中K1閉合，K2選擇V1反相器中的pmos和nmos處在飽和區(qū)，增益最大，為第二階段的數(shù)據(jù)建立合適的參考工作點(diǎn)[[]王成,陳恒江,劉明峰.一種ADC中采用的開關(guān)電容比較器的設(shè)計(jì)[J].電子與封裝,2008,8(7):20-23.

]；第二階段為比較階段，此時(shí)K1斷開，K2選擇V2，將V2和V1[]王成,陳恒江,劉明峰.一種ADC中采用的開關(guān)電容比較器的設(shè)計(jì)[J].電子與封裝,2008,8(7):20-23.

圖4-9比較器主體電路由于MOS管的器件特性，存在著溝道電荷注入和時(shí)鐘饋通等效應(yīng)的影響。要消除是時(shí)鐘饋通的影響，可以采用反相時(shí)鐘控制的虛設(shè)開關(guān)對電路進(jìn)行補(bǔ)償，如圖4-10，通過與SN反向的時(shí)鐘S控制虛擬補(bǔ)償電容，以此來消除時(shí)鐘饋通效應(yīng)帶來的交疊電容的影響。V1、V2的開關(guān)由二選一開關(guān)變?yōu)镃OMS傳輸門，因?yàn)樵摻Y(jié)構(gòu)可以利用正負(fù)電荷互補(bǔ)方法來抑制溝道電荷注入效應(yīng)帶來的偏差。ENN決定著比較器是否工作。圖4-10三階放大的開關(guān)電容比較器具體電路圖如圖4-11是帶有DAC比例電容的比較器整體電路圖，DAC輸出電壓Vdac1和V圖4-11比較器整體電路圖4.5系統(tǒng)時(shí)鐘控制模塊之前已經(jīng)對SARADC各個(gè)關(guān)鍵電路模塊進(jìn)行了設(shè)計(jì)，可以發(fā)現(xiàn)比較器具有時(shí)鐘控制信號S和SN、SARLOGIC有RETIN、SD1置位信號以及時(shí)鐘CP1。進(jìn)行整體仿真時(shí)，我們可以按照其工作原理分別給其添加激勵(lì)，但為了節(jié)約不必要的浪費(fèi)以及為了體現(xiàn)系統(tǒng)的整體性，可以只給ADC系統(tǒng)提供兩個(gè)時(shí)鐘信號，一個(gè)是CONV為系統(tǒng)的初始化信號，一個(gè)是CP1，負(fù)責(zé)給SARLOGIC模塊提供時(shí)鐘信號。具體實(shí)施電路如圖4-12所示。圖4-12系統(tǒng)時(shí)鐘控制模塊電路由圖4-12所示，添加激勵(lì)源為SARLOGIC提供CP1，而系統(tǒng)S、SN和RSTIN以及SD1均由CONV產(chǎn)生，構(gòu)成了單脈沖發(fā)生器。具體的工作原理為：CONV為諧波信號且有上升沿和下降沿延時(shí)，其通過二輸出緩沖器產(chǎn)生邏輯高/低電平的S、SN，但S信號處添加了電容，有一定的延遲功能，并會使S信號不再是標(biāo)準(zhǔn)的邏輯高/低電平，我們可以添加一個(gè)緩沖器對其進(jìn)行整形，形成數(shù)字輸出。CONV為高電平有效，由于S信號有一定的延遲，所以某一時(shí)間段內(nèi)或門的輸入S和SN均可能為0，所以在該時(shí)間段內(nèi)將會產(chǎn)生邏輯低電平RSTIN和邏輯高電平SD1。為了不影響SARLOGIC的初始化，我們可以將CP1添加延時(shí)，使其與CONV錯(cuò)開。

SARADC仿真以及版圖5.1整體時(shí)鐘模塊由第四章時(shí)鐘模塊電路設(shè)計(jì)，并根據(jù)模塊電路功能對其添加激勵(lì)，如圖5-1和圖5-2所示，CON設(shè)置為帶有上升和下降延時(shí)且占空比不同的方波，CP1添加延時(shí)與其錯(cuò)開。圖5-1CONV設(shè)置圖5-2CP1設(shè)置圖5-3為仿真驗(yàn)證功能，可知實(shí)現(xiàn)了單脈沖發(fā)生器功能，由CONV產(chǎn)生了置位信號RSTIN和SD1以及采樣時(shí)鐘S。圖5-3時(shí)鐘模塊仿真圖如圖5-4為時(shí)鐘控制模塊的版圖。圖5-4時(shí)鐘模塊版圖5.2SARLOGIC圖5-5SARLOGIC測試電路如圖5-5為添加時(shí)鐘管理模塊的SARLOGIC測試電路，時(shí)鐘控制模塊可以為SARLOGIC提供置位信號RETIN和SD1，也可以提供時(shí)鐘CP1。且CONV與CP1的激勵(lì)設(shè)置按照時(shí)鐘控制模塊仿真一樣的設(shè)置。除此之外，COMP可以添加額外的激勵(lì)提供。COMP實(shí)際上是VIN和V圖5-6COMP為0時(shí)的輸出波形圖5-7COMP為1時(shí)的輸出波形圖5-6和圖5-7分別為COMP為0、為1時(shí)數(shù)據(jù)寄存器的輸出，由之前分析的SARADC的工作原理以及SARLOGIC的電路結(jié)構(gòu)，可知符合預(yù)期的功能。如圖5-8為SARLOGIC版圖圖5-8SARLOGIC的版圖5.3DAC仿真圖5-9無采樣開關(guān)電容的DAC仿真圖如圖5-9所示為對無采樣開關(guān)電容的DAC仿真圖，由之前分析的10位R-C混合式DAC的工作原理，可以分別對高8位的輸入和對應(yīng)的輸出Vm圖5-10高8位輸入波形圖圖5-11高8位輸出瞬態(tài)波形圖由圖5-11可看出，由于開關(guān)等一些非理想因素，高8位輸出瞬態(tài)波形圖有一定的毛刺，但整體符合電路功能，而且相鄰臺