1、數(shù)字電路與邏輯設(shè)計(jì),第八章可編程邏輯器件及其應(yīng)用,第八章可編程邏輯器件及其應(yīng)用,目的與要求：,1、了解PLD的基本特征、分類、每種類型的特點(diǎn)及發(fā)展概況；2、掌握PLD的電路表示法；3、理解PLD實(shí)現(xiàn)各種邏輯功能電路的基本原理;,重點(diǎn)與難點(diǎn)：,1、PLD器件實(shí)現(xiàn)各種邏輯功能電路的基本原理；2、可編程邏輯器件的設(shè)計(jì)過程；,采用傳統(tǒng)設(shè)計(jì)方法設(shè)計(jì)復(fù)雜數(shù)字系統(tǒng)的缺陷：,需要使用數(shù)量眾多的通用型中小規(guī)模數(shù)字集成電路；集成電路和集成電路之間的連線繁雜；系統(tǒng)體積比較大、消耗功率大、可靠性差。系統(tǒng)電路一旦制造完成，如果出現(xiàn)問題很難修改，需要重新翻工，造成設(shè)計(jì)成本較高。,第八章可編程邏輯器件及其應(yīng)用,使用PLD設(shè)

2、計(jì)電路的優(yōu)勢是：1.減輕電路板設(shè)計(jì)的工作量和難度；2.減小系統(tǒng)體積，降低功耗、提高可靠性。3.由于采用軟件編程實(shí)現(xiàn)，修改方便，開發(fā)風(fēng)險(xiǎn)較小，設(shè)計(jì)成本較低。,采用可編程邏輯器件設(shè)計(jì)復(fù)雜數(shù)字系統(tǒng)的優(yōu)勢：,可編程邏輯器件（PLD）是一類特殊的芯片，用戶可以根據(jù)設(shè)計(jì)的需要，以這類芯片為載體，對(duì)其編程實(shí)現(xiàn)所需要的邏輯功能。,第八章可編程邏輯器件及其應(yīng)用,可編程邏輯器件的分類：,PLD,簡單低密度PLD,CPLD,FPGA,PROM,PLA,PAL,GAL,復(fù)雜髙密度PLD,第八章可編程邏輯器件及其應(yīng)用,PLD器件中常見到的表示方式：,第八章可編程邏輯器件及其應(yīng)用,8.1PROM器件,PROM是最早出現(xiàn)的

3、PLD，它是由固定的“與”陣列和一個(gè)可編程的“或”陣列組成的，如下圖所示：,固定連接點(diǎn),可編程連接點(diǎn),可編程連接可由熔絲、EPROM或E2PROM技術(shù)實(shí)現(xiàn),例1：用PROM陣列實(shí)現(xiàn)下列邏輯函數(shù)：,8.1PROM器件,例2：用PROM實(shí)現(xiàn)一個(gè)2位的乘法器。,2位乘法器真值表,8.1PROM器件,2位乘法器的PROM陣列圖,8.1PROM器件,總之，PROM能夠?qū)崿F(xiàn)各種組合邏輯，但當(dāng)輸入信號(hào)的數(shù)目較多時(shí)，其與陣列的規(guī)模會(huì)變得很大，從而導(dǎo)致器件成本升高、功耗增加、可靠性降低等問題出現(xiàn)。目前這種器件已經(jīng)較少使用了。,8.1PROM器件,8.2PLA器件,可編程邏輯陣列PLA是20世紀(jì)70年代中期出現(xiàn)的

4、一種可編程邏輯器件，解決了PROM結(jié)構(gòu)對(duì)地址的限制。PLA是簡單可編程邏輯器件中用戶可配置性最好的器件，因?yàn)樗摹芭c”和“或”陣列都是可配置的。,未編程的簡單的2輸入2輸出PLA結(jié)構(gòu),可編程連接點(diǎn),可編程連接點(diǎn),8.2PLA器件,PLA可以用來實(shí)現(xiàn)一些比較復(fù)雜布爾代數(shù)表達(dá)式,例3：用PLA實(shí)現(xiàn)下面6變量輸入的函數(shù)表達(dá)式：,8.2PLA器件,編程后的PLA如下圖所示：,8.2PLA器件,雖然PLA的與門陣列及或門陣列均是可編程的，其靈活性較大，但也帶來編程困難、價(jià)格較高的問題。因此，在市場上沒有得到廣泛地應(yīng)用。,8.2PLA器件,可編程陣列邏輯PAL是20世紀(jì)70年代末推出的一種低密度PLD器件

5、，是第一個(gè)具有實(shí)用意義的可編程邏輯器件。,8.3PAL器件,從結(jié)構(gòu)上看，它實(shí)際上是PLA的一種變形，將PLA的可編程或陣列變?yōu)楣潭ǖ幕蜿嚵?。即輸入為可編程與陣列結(jié)構(gòu)，輸出為固定或陣列結(jié)構(gòu)。,一種未編程的PAL陣列圖：,可編程連接點(diǎn),固定連接點(diǎn),用PAL器件實(shí)現(xiàn)邏輯函數(shù)時(shí)，在每個(gè)與或函數(shù)中，乘積項(xiàng)的個(gè)數(shù)不能超過或陣列所固定的數(shù)目。,8.3PAL器件,為了擴(kuò)展電路的功能并增加使用的靈活性，PAL在與或陣列的基礎(chǔ)上，增加了多種輸出及反饋電路，構(gòu)成了各種型號(hào)的PAL器件。,根據(jù)PAL器件的輸出結(jié)構(gòu)和反饋電路的不同，可將它們大致分成專用輸出結(jié)構(gòu)、可編程輸入/輸出結(jié)構(gòu)、寄存器輸出結(jié)構(gòu)、異或輸出結(jié)構(gòu)等幾種類

6、型。,8.3PAL器件,專用輸出結(jié)構(gòu)：,下圖所示電路屬于專用輸出，它的輸出端是與或門：,8.3PAL器件,可編程輸入/輸出結(jié)構(gòu)：,可編程輸入/輸出控制線,反饋線,8.3PAL器件,寄存器輸出結(jié)構(gòu)：,輸出端增加D觸發(fā)器,8.3PAL器件,異或輸出結(jié)構(gòu)：,增設(shè)異或門,8.3PAL器件,例4：用PAL器件實(shí)現(xiàn)一個(gè)帶使能輸入的2線4線譯碼器。,8.3PAL器件,PAL器件的編號(hào)方式:,通常從PAL的編號(hào)中就可以得出該器件的輸入數(shù)目、輸出數(shù)目、輸出結(jié)構(gòu)、工作環(huán)境和封裝類型等，命名如下圖所示：,8.3PAL器件,典型PAL器件介紹:,PAL16L8為可編程輸入/輸出型結(jié)構(gòu)的PAL器件，它有16個(gè)輸入端（包

7、括反饋）、8個(gè)輸出端。每個(gè)輸出中有8個(gè)乘積項(xiàng)，共有64個(gè)乘積項(xiàng)。其中每個(gè)輸出的第一個(gè)乘積項(xiàng)為專用乘積項(xiàng)，用于控制三態(tài)輸出緩沖器的輸出。,8.3PAL器件,通用陣列邏輯GAL器件是20世紀(jì)80年代中期在PAL基礎(chǔ)上發(fā)展起來的一種低密度可編程邏輯器件。GAL器件在結(jié)構(gòu)上采用輸出邏輯宏單元OLMC（OutputLogicMacroCell）結(jié)構(gòu)，在工藝上利用E2PROM技術(shù)，GAL器件具有電可擦除和可重編程的特點(diǎn)。一種型號(hào)的GAL器件可以對(duì)幾十種PAL器件做到全兼容，GAL的器件幾乎完全取代了PAL，并可以取代大部分中小規(guī)模的數(shù)字集成電路，因而獲得了廣泛地應(yīng)用。,8.4GAL器件,GAL器件的分類：

8、,GAL,PAL型GAL器件,在系統(tǒng)可編程GAL器件,FPLA型GAL器件,8.4GAL器件,PAL型GAL器件采用了PAL器件“與”陣列和“或”陣列的基本結(jié)構(gòu)，但在輸出電路中采用了可編程的輸出邏輯宏單元OLMC。這種類型器件中典型的代表是GAL16V8，下圖給出了內(nèi)部結(jié)構(gòu)和管腳圖。,8.4GAL器件,帶緩沖器輸入端,輸出三態(tài)控制端,系統(tǒng)時(shí)鐘,與陣列,輸出宏單元,8.4GAL器件,OLMC內(nèi)部結(jié)構(gòu)：,8.4GAL器件,SYN、AC0、AC1(n)和XOR(n)是OLMC的控制字，SYN、AC0為各OLMC共用，AC1(n)為第n個(gè)OLMC專用，XOR(n)每個(gè)OLMC占1位。,多路開關(guān)的狀態(tài)取

9、決于設(shè)計(jì)者可編程結(jié)構(gòu)控制字AC0和AC1(n)的值。,8.4GAL器件,各輸出宏單元OLMC中的結(jié)構(gòu)控制字SYN、AC0、AC1(n)和XOR(n)均存放在GAL器件的可編程存儲(chǔ)單元中。,GAL16V8結(jié)構(gòu)控制字,8.4GAL器件,在結(jié)構(gòu)控制位SYN、AC0、AC1(n)和XOR(n)的控制下，OLMC可以配置成五種工作模式：專用輸入模式、專用組合輸出模式、選通組合輸出模式、時(shí)序電路中的組合輸出模式和寄存器型輸出模式。,下表給出各種模式下結(jié)構(gòu)控制位的配置情況。,8.4GAL器件,OLMC工作模式的配置選擇列表,8.4GAL器件,專用輸入模式：,8.4GAL器件,專用組合輸出模式：,8.4GAL

10、器件,選通組合輸出模式：,8.4GAL器件,時(shí)序電路中的組合輸出模式：,8.4GAL器件,寄存器型輸出模式：,8.4GAL器件,在GAL器件中，除了與陣列以外，還有一些可編程單元，如下圖所示為GAL16V8中可編程單元地址和功能劃分：,8.4GAL器件,與陣列編程數(shù)據(jù)區(qū),用于編程數(shù)據(jù)流的輸入和校驗(yàn),用戶自定義區(qū)，如識(shí)別碼、日期等,制造商用，用戶不可用,存儲(chǔ)結(jié)構(gòu)控制字,此位編程后，信息不能讀出,制造商用，用戶不可用,擦除編程信息,8.4GAL器件,8.5CPLD器件,隨著集成工藝的發(fā)展，可編程邏輯器件的規(guī)模越來越大，逐漸由低密度的PAL器件和GAL器件發(fā)展到高密度的萬門以上的復(fù)雜可編程邏輯器件（

11、CPLD）。,CPLD的I/O端數(shù)和內(nèi)含觸發(fā)器數(shù)多達(dá)數(shù)百個(gè)，其集成度遠(yuǎn)遠(yuǎn)高于前面介紹的可編程邏輯器件PAL和GAL。因此，采用CPLD設(shè)計(jì)數(shù)字系統(tǒng)，具有體積小、功耗低、可靠性高、靈活性強(qiáng)的優(yōu)點(diǎn)。,CPLD的基本結(jié)構(gòu)形式和PAL、GAL相似，都由可編程的與陣列、固定的或陣列和邏輯宏單元組成，但集成規(guī)模比PAL和GAL大很多。,CPLD主要有三個(gè)組成部分：,邏輯陣列塊（LAB）可編程輸入/輸出單元（IOE）可編程連線陣列（PIA）,8.5CPLD器件,CPLD的組成結(jié)構(gòu)示意圖：,8.5CPLD器件,邏輯陣列塊（LAB）,一個(gè)LAB由十多個(gè)宏單元的陣列組成,每個(gè)宏單元由三個(gè)功能塊組成：,邏輯陣列乘積

12、項(xiàng)選擇矩陣可編程寄存器,它們可以被單獨(dú)的配置為時(shí)序邏輯或組合邏輯工作方式。如果每個(gè)宏單元中的乘積項(xiàng)不夠用時(shí)，還可以利用其結(jié)構(gòu)中的共享和并聯(lián)擴(kuò)展乘積項(xiàng)。,8.5CPLD器件,可編程輸入/輸出單元（IOE）,I/O端常作為一個(gè)獨(dú)立單元處理。通過對(duì)I/O端口編程，可以使每個(gè)引腳單獨(dú)的配置為輸入輸出和雙向工作、寄存器輸入等各種不同的工作方式。,8.5CPLD器件,可編程連線陣列（PIA）,在各LAB之間以及各LAB和I/O單元之間提供互連網(wǎng)絡(luò)。這種互連機(jī)制有很大的靈活性，它允許在不影響引腳分配的情況下改變內(nèi)部的設(shè)計(jì)。,8.5CPLD器件,不同廠商生產(chǎn)的CPLD芯片在內(nèi)部結(jié)構(gòu)上存在著一定的差異，如有的器

13、件采用通互連陣列UIM結(jié)構(gòu)，有的采用多陣列矩陣MAX結(jié)構(gòu)，如MAX7128S，還有的采用靈活邏輯單元陣列FLEX結(jié)構(gòu)、大塊結(jié)構(gòu)等等，但其基于與或陣列結(jié)構(gòu)的基本原理是相同的，這里就不再一一闡述了。,8.5CPLD器件,下面介紹CPLD的典型器件，Altera公司生產(chǎn)的高密度、高性能CMOS可編程邏輯器件EPM7128S。,外部封裝特性：64個(gè)I/O端口；4個(gè)直接輸入端口；在系統(tǒng)編程端口。,8.5CPLD器件,EPM7128S內(nèi)部結(jié)構(gòu)圖,邏輯陣列模塊,可編程互連陣列,可編程I/O單元,8.5CPLD器件,8.6FPGA器件,現(xiàn)場可編程門陣列（FPGA）是20世紀(jì)80年代中期出現(xiàn)的高密度PLD，它是

14、由若干獨(dú)立的可編程邏輯模塊組成，用戶可以通過編程將這些模塊連接成所需要設(shè)計(jì)的數(shù)字系統(tǒng)。相比其它PLD具有更高的密度、更快的編程速度、更大的設(shè)計(jì)靈活性等許多優(yōu)點(diǎn)。,FPGA的功能是由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定。器件編程時(shí)，將配置數(shù)據(jù)存放在片內(nèi)的SRAM或片外ROM上；工作時(shí)，將根據(jù)這些存儲(chǔ)數(shù)據(jù)來配置FPGA器件的邏輯功能。人們可以控制加載過程，在現(xiàn)場修改器件的邏輯功能，即所謂現(xiàn)場編程。,8.6FPGA器件,FPGA的基本結(jié)構(gòu)：,可編程邏輯模塊（CLB）可編程輸入輸出模塊（IOB）可編程內(nèi)部互連資源（ICR）,8.6FPGA器件,XC4000系列FPGA的基本結(jié)構(gòu)圖：,可編程開關(guān)矩陣,可編程內(nèi)部互聯(lián)資

15、源,可編程邏輯模塊,可編程輸入/輸出模塊,8.6FPGA器件,可編程邏輯模塊(CLB)：,CLB是FPGA的重要組成部分，多個(gè)CLB以二維陣列的形式分布在器件的中部。,下面以XC4000系列為例，說明CLB的基本組成結(jié)構(gòu)。從圖中可以看出，每個(gè)CLB由觸發(fā)器、4輸入組合邏輯函數(shù)發(fā)生器、由數(shù)據(jù)選擇器組成的內(nèi)部控制電路組成。,8.6FPGA器件,XC4000系列CLB的基本結(jié)構(gòu)圖：,三個(gè)邏輯函數(shù)發(fā)生器可實(shí)現(xiàn)最多9變量的任意組合邏輯函數(shù),D觸發(fā)器,數(shù)字選擇器,8.6FPGA器件,可編程輸入/輸出模塊(IOB)：,IOB分布在FPGA的周圍，提供了器件外部引出端和內(nèi)部邏輯之間的連接。每個(gè)IOB控制一個(gè)外

16、部引出端，它可以被編程為輸入、輸出或雙向I/O功能。,下面以XC4000系列為例，說明IOB的基本組成結(jié)構(gòu)。從圖中可以看出，每個(gè)IOB由輸入觸發(fā)器、輸入緩沖器、輸出觸發(fā)/鎖存器、輸出緩沖器組成。,8.6FPGA器件,XC4000系列IOB的基本結(jié)構(gòu)圖：,輸入觸發(fā)器,輸入緩沖器,輸出緩沖器,輸出觸發(fā)/鎖存器,8.6FPGA器件,可編程內(nèi)部互聯(lián)資源(ICR)：,ICR廣泛分布在FPGA內(nèi)部的CLB和IOB周圍，由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動(dòng)布線提供器件內(nèi)部任意兩點(diǎn)之間的連接。可將數(shù)量很大的CLB和IOB連結(jié)成各種復(fù)雜的系統(tǒng)。,下面以XC4000系列為例，說明ICR的基本組

17、成結(jié)構(gòu)。從圖中可以看出，ICR主要由通用單/雙長線連接、長連接、全局連接和可編程開關(guān)矩陣組成。,8.6FPGA器件,通用單長線連接結(jié)構(gòu)：,通用單長線連接主要用于CLB之間的連接，任意兩點(diǎn)之間的連接都要通過開關(guān)矩陣。它提供了相鄰CLB之間的快速互連和復(fù)雜互連的靈活性。,8.6FPGA器件,通用雙長線連接結(jié)構(gòu)：,通用雙長線線段長度是通用單長線的兩倍，它提供了相隔CLB之間的連接。,8.6FPGA器件,長線連接結(jié)構(gòu)：,長線連接分為水平長線和垂直長線，這些長線不經(jīng)過可編程開關(guān)矩陣，信號(hào)延遲時(shí)間小。長線連接主要用于長距離或多分支信號(hào)的傳送。,8.6FPGA器件,全局連接結(jié)構(gòu)：,全局連接主要用于傳送一些公

18、共信號(hào)，如全局時(shí)鐘信號(hào)、公共控制信號(hào)。,8.6FPGA器件,可編程開關(guān)矩陣結(jié)構(gòu)：,每個(gè)開關(guān)矩陣的連接點(diǎn)上有6個(gè)選通晶體管，進(jìn)入開關(guān)矩陣的信號(hào)，可與任何方向的單或雙長線互連。,8.6FPGA器件,基于SRAM結(jié)構(gòu)，可以無限次編程，但它屬于易失性元件，每次使用要進(jìn)行配載；,FPGA的特點(diǎn)：,FPGA的內(nèi)連線是分布在CLB周圍，而且編程的種類和編程點(diǎn)很多，使得布線相當(dāng)靈活,在系統(tǒng)速度方面低于CPLD的速度。,FPGA芯片功耗很低，約為0.25mW5mW，靜態(tài)時(shí)幾乎沒有功耗。,由于FPGA的CLB規(guī)模小，可分為兩個(gè)獨(dú)立的電路，又有豐富的連線，所以系統(tǒng)綜合時(shí)可進(jìn)行充分的優(yōu)化，所以芯片利用率很高。,8.6

19、FPGA器件,8.7可編程邏輯器件的開發(fā),可編程邏輯器件集成度高、速度快、功耗低、結(jié)構(gòu)靈活、使用方便、用戶可定義邏輯功能和加密功能，可以實(shí)現(xiàn)各種邏輯設(shè)計(jì)，是數(shù)字系統(tǒng)設(shè)計(jì)的理想集成電路器件。,使用可編程邏輯器件開發(fā)數(shù)字系統(tǒng)，需要開發(fā)軟件和開發(fā)硬件的支持。,可編程邏輯器件的設(shè)計(jì)過程：,選擇設(shè)計(jì)方案和器件，進(jìn)行邏輯設(shè)計(jì)；,原理圖輸入、硬件描述語言輸入和波形輸入；,對(duì)輸入文件進(jìn)行化簡、綜合和優(yōu)化，適配和布局、布線，產(chǎn)生編程文件；,將編程數(shù)據(jù)放到具體的PLD中去；,不考慮器件實(shí)際特性的邏輯功能仿真；,考慮器件實(shí)際特性的邏輯功能仿真；,使用儀器對(duì)編程過的器件進(jìn)行功能測試；,8.7可編程邏輯器件的開發(fā),無論

20、是用高密度PLD，還是用低密度PLD進(jìn)行邏輯電路設(shè)計(jì)時(shí)，都需要使用相應(yīng)的軟件、硬件開發(fā)工具，各個(gè)生產(chǎn)可編程邏輯器件的廠家都提供了相應(yīng)的軟件開發(fā)套件，支持原理圖和硬件描述語言HDL(HardwareDescriptionLanguage)語言輸入。如VerilogHDL、VHDL和ABEL等。,8.7可編程邏輯器件的開發(fā),硬件描述語言概述：,硬件描述語言(HDL)是一種專門用于PLD設(shè)計(jì)的高級(jí)模塊化語言，各種CPLD開發(fā)軟件均有自己特色的HDL。其中，最具代表性的是美國國防部開發(fā)的VHDL語言和Viewlogic公司開發(fā)的VerilogHDL語言。,8.7可編程邏輯器件的開發(fā),例5.使用PLD器件設(shè)計(jì)一位全加器。,圖形輸入：,8.7可編程邏輯器件的開發(fā),ABEL語言邏輯輸入：,modulefull_addertitle1bitfulladderIC1deviceP16V8C;A1,B1,CINpin2,3,4;SUM1,COUTpin18,17;equationsS