1、VHDL教程，第1章，概述，什么是1.1 VHDL？very high speed integrated circuits hardware description language(超高速集成電路硬件描述語(yǔ)言，VHDL)超高速集成電路的硬件描述語(yǔ)言可以徐璐在不同抽象級(jí)別對(duì)數(shù)字系統(tǒng)建模。通過(guò)使用語(yǔ)言(從算法級(jí)別到門電路級(jí)別)，可以輕松修改硬件電路。存儲(chǔ)不僅定義了語(yǔ)法，而且為每個(gè)語(yǔ)言結(jié)構(gòu)定義了非常明確的模擬語(yǔ)義。對(duì)于、每個(gè)語(yǔ)言結(jié)構(gòu)，1983年DoD都是ibbANSI也獲得了認(rèn)可。五年后，IEEE進(jìn)行了重新投票，解決了以前版本中的許多模糊問(wèn)題，確定了新版本IEEE Std 1076-1993，并實(shí)

2、施了9值邏輯軟件包STD_LOGIC_1164(即IEEE STD 1164)，以提高模型之間的互操作性。，IEEE和ANSI標(biāo)準(zhǔn)，可移植。支持所有規(guī)模的設(shè)計(jì)建模。支持多種抽象層，從抽象行為說(shuō)明到非常詳細(xì)的語(yǔ)句級(jí)別說(shuō)明。定義新的數(shù)據(jù)類型。1.5 VHDL語(yǔ)言的優(yōu)點(diǎn)，擴(kuò)展復(fù)蓋范圍，提高技術(shù)能力VHDL易于閱讀豐富的模擬語(yǔ)句和庫(kù)函數(shù)VHDL牙齒，便于人和機(jī)器識(shí)別VHDL語(yǔ)句的行為描述能力和節(jié)目結(jié)構(gòu)，支持大規(guī)模設(shè)計(jì)的分解和現(xiàn)有設(shè)計(jì)的重復(fù)使用功能VHDL的設(shè)計(jì)說(shuō)明具有較長(zhǎng)的獨(dú)立VHDL本身的生命周期。、VHDL教程，第2章，快速入門，2.1設(shè)計(jì)單元，用于說(shuō)明實(shí)體實(shí)體宣言核心配置宣言包宣言包體(內(nèi)容)實(shí)

3、體至少由實(shí)體聲明和一個(gè)結(jié)構(gòu)組成。實(shí)體聲明描述實(shí)體的外部視圖。結(jié)構(gòu)包含表示實(shí)體內(nèi)部說(shuō)明或行為的一系列并行或計(jì)時(shí)語(yǔ)句。配置聲明用于生成實(shí)體配置。一個(gè)本體可以有多個(gè)不同的結(jié)構(gòu)體。包聲明合并了一系列相關(guān)聲明，包括類型宣言、子類型宣言和子節(jié)目聲明。、通信端口(通信端口表):END END，一般描述語(yǔ)句，一般描述的一般寫入格式為一般(常量名稱3360數(shù)據(jù)類型：設(shè)置；常量名稱：數(shù)據(jù)類型：設(shè)置)；實(shí)體聲明定義實(shí)體名稱和介面端口。端口是實(shí)體與外部環(huán)境中其他模塊通信的信號(hào)。和“類屬”(GENERlC)注釋語(yǔ)句“類屬”(GENERIC)參數(shù)是通信端口介面常量，通常作為注釋放置在圖元注釋部分。類屬提供了用于設(shè)計(jì)實(shí)體和

4、外部環(huán)境之間通信的靜態(tài)信息，特別是通信端口大小、實(shí)體子元件的數(shù)量、實(shí)體的計(jì)時(shí)特性等的通道。類屬的值可以在設(shè)計(jì)實(shí)體之外提供。因此，設(shè)計(jì)者可以從外部重新構(gòu)建原始參數(shù)，輕松更改設(shè)計(jì)實(shí)體或元件的內(nèi)部電路結(jié)構(gòu)和尺寸。原始參數(shù)用關(guān)鍵字“一般”(GENERIC)引導(dǎo)原始參數(shù)表。原始對(duì)象在定義的環(huán)境中的地位非常接近常量，但是可以在環(huán)境(設(shè)計(jì)實(shí)體)外部動(dòng)態(tài)接受分配，并且行為類似于通信端口端口。因此，在實(shí)體定義語(yǔ)句中，一般說(shuō)明通常放在其中，而在通信端口說(shuō)明語(yǔ)句之前。示例：常規(guī)(wide : integer :=32)；-說(shuō)明寬度為32位，正常(tpd _ HL，tpd _ 1h 3360 time 3360=5n

5、s)；-一般延遲，示例4-1庫(kù)IEEEUSE IEEE。STD_LOGIC_1164。ALLentity andn is generic(n : integer)；-定義原始參數(shù)及其數(shù)據(jù)類型port(a : in STD _ logic _ vector(n-1 down to 0)；-使用原始參數(shù)限制向量長(zhǎng)度c : OUT STD _ LOGICENDarchitecture behav of andn is begin process(a)variable int 3360 STD _ logic；BEGIN int :=1；for I in alength-1 down to 0 loo

6、p if a(I)=0 then int :=0；END IFEND LOOPC=intEND PROCESSEND，通信端口說(shuō)明，通信端口(通信端口名稱3360通信端口模式數(shù)據(jù)類型；通信端口名稱：通信端口模式數(shù)據(jù)類型)；其中port name是設(shè)計(jì)者為實(shí)體的每個(gè)外部通道取的名稱，port mode表示該通道的數(shù)據(jù)流方式。數(shù)據(jù)類型是從端口流出的數(shù)據(jù)的表示形式或值類型，在VHDL中，只有相同數(shù)據(jù)類型的通信端口信號(hào)和操作數(shù)才能交互。端口是實(shí)體和外部環(huán)境傳遞信息的信號(hào)。格式如下：通信端口模式：in:僅在實(shí)體中2。out讀?。褐荒茉趯?shí)體中更新，3 .無(wú)法讀取inout?？梢宰x取和更新buffer:可以

7、讀取和更新，但不能有多個(gè)信號(hào)源5。linkage:功能說(shuō)明語(yǔ)句，用各種說(shuō)明樣式表示，用于說(shuō)明物理邏輯行為。使用元件實(shí)例語(yǔ)句作為特征的外部元件(設(shè)計(jì)實(shí)體)通信端口之間的連接。1 .核心的通用語(yǔ)言格式，ARCHITECTURE核心名稱OF實(shí)體名稱IS說(shuō)明語(yǔ)句BEGIN功能說(shuō)明語(yǔ)句END ARCHITECTURE核心名稱；核心，2 .核心說(shuō)明文，3。功能說(shuō)明語(yǔ)句結(jié)構(gòu)、進(jìn)程語(yǔ)句、信號(hào)分配語(yǔ)句、子節(jié)目調(diào)用語(yǔ)句、組件實(shí)例語(yǔ)句、除了常規(guī)門電路外，具有特殊功能的構(gòu)件可以直接定義或放置在庫(kù)中，易于調(diào)用，疼痛的設(shè)計(jì)單元可以通過(guò)適當(dāng)?shù)逆溄訕?gòu)造新的設(shè)計(jì)電路。architecture str of mu x21a is

8、 component not 1端口(x3360 in bity : out BIT)；End componentComponent or1端口(O1，o 23360 in bitoz 3360 out BIT)；End componentComponent and 2port (A0、a 1: in bitaz 3360 out BIT)；End componentSignal o、aa、ab :位：Begin A: NOT1端口映射(s、O)；B :和2通信端口貼圖(a，o，aa)；C:和2通信端口貼圖(b、s、ab)；D: OR1端口映射(AA、AB、y)；End architectur

9、e str、在模型的結(jié)構(gòu)說(shuō)明和結(jié)構(gòu)說(shuō)明中，圖元被描述為一系列相互連接的元件。類似于2.3.1模型的結(jié)構(gòu)樣式、數(shù)據(jù)流說(shuō)明、寄存器傳輸級(jí)別和轉(zhuǎn)換(也稱為寄存器傳輸說(shuō)明)，以法規(guī)設(shè)計(jì)的各種寄存器形式為特征，然后在寄存器之間插入組合邏輯。數(shù)據(jù)流描述樣式主要使用并行信號(hào)賦值語(yǔ)句表示設(shè)計(jì)單元的行為和設(shè)計(jì)單元的結(jié)構(gòu)。如果語(yǔ)句的輸入信號(hào)值發(fā)生變化，則賦值語(yǔ)句被激活，牙齒語(yǔ)句在解釋電路行為的同時(shí)，牙齒結(jié)構(gòu)的信息也從牙齒邏輯說(shuō)明中流出。architecture str of mu x21 a is begin y=(a and(not s)或(b and s)；End architecture str，模型的數(shù)據(jù)

10、流說(shuō)明，主要使用一系列并行信號(hào)賦值語(yǔ)句表示模型的樣式?；具壿嬓袨椋梢愿庇^地表示2.3.2模型的數(shù)據(jù)流樣式。動(dòng)作描述是系統(tǒng)數(shù)字模型的描述，比其他兩種茄子描述方法更抽象。通常，如果VHDL的結(jié)構(gòu)僅描述所需電路的功能或電路行為，則在沒(méi)有直接表示或?qū)崿F(xiàn)這些行為的硬件結(jié)構(gòu)的情況下，將成為動(dòng)作說(shuō)明。動(dòng)作說(shuō)明僅表示輸入和輸出之間的轉(zhuǎn)換動(dòng)作，不包含結(jié)構(gòu)信息。行為描述主要是指使用函數(shù)、過(guò)程和進(jìn)程語(yǔ)句將數(shù)據(jù)轉(zhuǎn)換和傳輸描述為算法。其中，硬件結(jié)構(gòu)是指特定硬件電路的連接結(jié)構(gòu)、邏輯語(yǔ)句的配置結(jié)構(gòu)、組件或其他各種功能單元的層次結(jié)構(gòu)等。architecture Strof mux 21 a is Begin proce

11、ss(a，b，s) variable o，aa Begin o 3360=not s；aa :=O and a；Ab:=s和b；Y=aa或ab；End processEnd architecture str、模型的運(yùn)動(dòng)說(shuō)明和圖元的運(yùn)動(dòng)由按特定順序執(zhí)行的一系列語(yǔ)句定義。2.3.3模型的行為樣式、VHDL教程、第3章、基本語(yǔ)言要素和VHDL是功能強(qiáng)大的語(yǔ)言類型，了解數(shù)據(jù)類型和對(duì)象的概念非常重要。也就是說(shuō)，僅當(dāng)操作數(shù)和結(jié)果類型符合特定規(guī)則時(shí)，VHDL語(yǔ)言中的操作和分配才有效。VHDL不能在表達(dá)式中自由組合各種類型和字符。、3.1標(biāo)識(shí)符，默認(rèn)標(biāo)識(shí)符最后一個(gè)默認(rèn)標(biāo)識(shí)符中的英語(yǔ)字符不區(qū)分大小寫，1 .兩個(gè)

12、反斜線字符之間的字符序列2。允許的任何字符均可用于擴(kuò)展標(biāo)識(shí)符。3.擴(kuò)展標(biāo)識(shí)符是區(qū)分大小寫的4。幾個(gè)茄子示例：testcountcount-兩個(gè)標(biāo)識(shí)符不同，3.2數(shù)據(jù)對(duì)象，3.2數(shù)據(jù)對(duì)象，2變量(VARIABLE)，格式定義：VARIABLE變量名：數(shù)據(jù)類型：=初始值；例如constant rise _ time:time :=10ns；constant bus _ width:integer :=8；示例：variable ctrl _ status:bit _ vector(10 down to 0)；variablesum:integer range 0 to 1003360=10；3.2

13、數(shù)據(jù)對(duì)象，3信號(hào)(信號(hào))，格式定義：信號(hào)名稱：數(shù)據(jù)類型=初始值；4檔案(檔案)，格式定義：檔案檔案名稱：檔案類型打開(kāi)模式文件字符串表達(dá)式；示例：SIGNAL CLOCK:BIT；signal init _ p 3360 STD _ logic _ vector(7 down to 0):=(0=1 others=u)；示例：file stimulus : text open read _ mode is /usr/home/JB/add . STI ；3.3數(shù)據(jù)類型和標(biāo)量類型牙齒類型的數(shù)值都是特定大小。復(fù)合類型提供對(duì)相同類型元素(數(shù)組類型)或不同類型元素(唱片類型)中指定類型對(duì)象的訪問(wèn)。該數(shù)據(jù)

14、是指向其他類型對(duì)象的動(dòng)態(tài)指針，檔案類型提供對(duì)包含一組指定數(shù)據(jù)類型的數(shù)據(jù)對(duì)象的訪問(wèn)。對(duì)象表示主機(jī)環(huán)境中的大型文件。3.3.1定義一組自定義數(shù)字類型，包括標(biāo)量類型和枚舉類型：標(biāo)識(shí)符和字符。示例：類型mvlis (u，0，1，z)；Signal CONTROL _ A:MVL，整數(shù)類型：定義在特定整數(shù)范圍內(nèi)獲取值的類型。示例：type INDEX is range 0 to 15Constantmux _ address3360索引：=5；浮點(diǎn)類型：浮點(diǎn)類型的值在指定的實(shí)數(shù)范圍內(nèi)。示例：type REAL _ DATA is range 0.0 to 31.9Variable L1，L2，l: real _ da