1、-. z.數(shù)字電子技術(shù)課程設(shè)計(jì)報(bào)告-. z.基于FPGA的數(shù)字式秒表設(shè)計(jì)任務(wù)及要求 秒表由于其計(jì)時(shí)準(zhǔn)確，分辨率高0.01 秒，在各種競技場所得到了廣泛的應(yīng)用，本次設(shè)計(jì)的任務(wù)就是設(shè)計(jì)一個(gè)基于 FPGA 的數(shù)字式秒表。1、根本要求：1性能指標(biāo)： 秒表的分辨率為 0.01 秒，最長計(jì)時(shí)時(shí)間為 99.99 秒；2設(shè)置啟/停開關(guān)和復(fù)位開關(guān)計(jì)數(shù)控制器： 啟/停開關(guān) S1 的使用方法與傳統(tǒng)的機(jī)械計(jì)時(shí)器一樣，即按一下啟/停開關(guān)，啟動計(jì)時(shí)器開場計(jì)時(shí)，再按一下啟/停開關(guān)計(jì)時(shí)終止。復(fù)位開關(guān) S2 用來使計(jì)時(shí)器清 0，復(fù)位開關(guān)可以在任何情況下使用，即使在計(jì)時(shí)過程中，只要按一下復(fù)位開關(guān)，計(jì)時(shí)進(jìn)程應(yīng)立即終止，并對計(jì)時(shí)器清

2、零。開關(guān)按下為 0，彈起為 1。秒表的計(jì)時(shí)基準(zhǔn)信號： 以周期為 0.01 秒頻率 100HZ的計(jì)時(shí)脈沖作為一個(gè)比擬精準(zhǔn)的計(jì)時(shí)基準(zhǔn)信號輸入到0.01 秒位計(jì)數(shù)器的時(shí)鐘端；在設(shè)計(jì)中采用分頻器把 1000HZ 的時(shí)鐘信號轉(zhuǎn)換為 100HZ 的計(jì)時(shí)基準(zhǔn)信號，其分頻系數(shù)為 10。數(shù)碼管動態(tài)顯示： 七段數(shù)碼管采用動態(tài)掃描的方式顯示，掃描需要一個(gè)比擬高頻率的信號，本次設(shè)計(jì)選用 1000HZ 。為了得到 1000Hz 信號，必須對輸入的時(shí)鐘信號 50MHZ 進(jìn)展分頻。顯示模塊共用 11 個(gè)管腳，其中 8 個(gè)用于連接 8 個(gè)數(shù)碼管的七段 LED，還有 3 個(gè)管腳用于選擇點(diǎn)亮哪個(gè)數(shù)碼管，每隔很短的一段時(shí)間 8 個(gè)

3、數(shù)碼管交替點(diǎn)亮，依次循環(huán)，動態(tài)顯示，由于人眼的視覺殘留，可以觀察到連續(xù)的測量計(jì)數(shù)器的計(jì)數(shù)值。 上電后，八個(gè)數(shù)碼管中左邊四個(gè)顯示自己的*后四位，在運(yùn)行過程中一直不變；右邊四個(gè)顯示計(jì)時(shí)時(shí)間，*圍 00009999，利用兩個(gè)按鈕 S1、S2 控制計(jì)時(shí)。 提高要求： 參加小數(shù)點(diǎn)，計(jì)時(shí)數(shù)碼管顯示*圍 00.0099.99。 系統(tǒng)原理框圖段控，8位信號38譯碼器位控，3位信號顯示譯碼器模8計(jì)數(shù)器數(shù)據(jù)選擇器 1000Hz控制器5萬分頻器模10計(jì)數(shù)器100Hz10分頻器 50MHz 1000Hz電路實(shí)現(xiàn)功能模塊分頻器以10分頻器為例1Verilog HDL語言程序module fp10(Clk,Out);in

4、put Clk;output Out;reg Out;reg 3:0 Cout;reg Clk_En;initialOut=0;always (posedge Clk )beginCout = (Cout = 4d10) 4d0 : (Cout + 4d1);Clk_En = 4d5) 1d1 : 1d0;Out=Clk_En;endEndmodule2模塊化電路 3波形仿真 由波形仿真圖可以看出，10分頻器將1000Hz的脈沖分頻成100Hz的脈沖。計(jì)數(shù)器以模10計(jì)數(shù)器為例1Verilog HDL語言程序module counter10(Clk,EN,RET,CQ,OUT);input Cl

5、k;input EN,RET;output 3:0 CQ;output OUT;reg OUT;/*-*/wire Rst_n;assignRst_n = RET;/*-*/reg3:0 Led;reg Clk_En;always (posedge Clk or negedge Rst_n)beginif(Rst_n)beginOUT=0;Led = 4d0;endelsebeginClk_En = Clk;if(Clk_En&EN)beginbeginif(Led=4d9)OUT=1d1;elseOUT=1d0;endendendend/*-*/assignCQ = Led;/*-*/end

6、module 2模塊化電路3波形仿真由波形圖可以看出，100Hz的脈沖源，模10計(jì)數(shù)器D3-D0輸出0000-1001，每10個(gè)脈沖進(jìn)位位OUT輸出一個(gè)單脈沖。數(shù)據(jù)選擇器 1Verilog HDL語言程序module numchoose(sel,num4,num5,num6,num7,k);input2:0sel;input3:0num4;input3:0num5;input3:0num6;input3:0num7;output reg3:0 k;always begincase(sel)3b000: k=4d0;3b001: k=4d3;3b010: k=4d1;3b011: k=4d1;3

7、b100: k=num4;3b101: k=num5;3b110: k=num6;3b111: k=num7;endcaseendendmodule 2模塊化電路 3波形仿真 由波形圖可以看出，在1000Hz的掃描信號及100Hz的計(jì)時(shí)信號下，數(shù)據(jù)選擇器輸出前四位輸出*后四位03110000,0011,0001,0001，后四位輸出*圍000099990000,0000,0000,00001001,1001,1001,1001。顯示譯碼器帶小數(shù)點(diǎn) 1Verilog HDL語言程序module *ianshiyimaqi( k, Sev_Seg_Led_Data_n,del );input 3:

8、0 k;output 7:0 Sev_Seg_Led_Data_n;input 2:0 del;reg 7:0 Led;reg 3:0D,C,A,B;always(k)begin if(del=3b101) case (k)4b0000: Led = 8b0111_1111;4b0001: Led = 8b0000_1101;4b0010: Led = 8b1011_0111; 4b0011: Led = 8b1001_1111;4b0100: Led = 8b1100_1101;4b0101: Led = 8b1101_1011;4b0110: Led = 8b1111_1011;4b011

9、1: Led = 8b0000_1111;4b1000: Led = 8b1111_1111;4b1001: Led = 8b1101_1111; default : Led = 8b0000_000; endcase else case (k)4b0000: Led = 8b0111_1110;4b0001: Led = 8b0000_1100;4b0010: Led = 8b1011_0110; 4b0011: Led = 8b1001_1110;4b0100: Led = 8b1100_1100;4b0101: Led = 8b1101_1010;4b0110: Led = 8b1111_1010;4b0111: Led = 8b0000_1110;4b1000: Led = 8b1111_1110;4b1001: Led = 8b1101_