【答案】《EDA技術(shù)與Verilog》(杭州電子科技大學(xué))章節(jié)期末慕課答案有些題目順序不一致，下載后按鍵盤ctrl+F進(jìn)行搜索EDA技術(shù)概述單元測驗-第1章1.單選題：“接近真實器件運(yùn)行特性的仿真，仿真文件中己包含了器件硬件特性參數(shù)，因而，仿真精度高?！边@句說的是那種仿真：

選項：

A、時序仿真

B、功能仿真

C、硬件仿真

D、軟件仿真

答案：【時序仿真】2.單選題：ModelSim是那種EDA工具：

選項：

A、綜合器

B、下載器

C、仿真器

D、適配器

答案：【仿真器】3.單選題：EDA發(fā)展歷程，下列中那個次序是對的？

選項：

A、電子CAD→電子CAE→EDA

B、ESDA→電子CAD→電子CAE

C、CPLD→簡單PLD→FPGA

D、電子CAE→機(jī)械CAD→EDA

答案：【電子CAD→電子CAE→EDA】4.單選題：VerilogRTL代碼經(jīng)過綜合后生成：

選項：

A、門級網(wǎng)表

B、二進(jìn)制指令序列

C、行為及代碼

D、PCB

答案：【門級網(wǎng)表】5.單選題：modulecnt32(inputclk,outputreg[31:0]q);always@(posedgeclk)q=q+1'b1;endmodule上述HDL程序是用什么語言寫的？

選項：

A、C++

B、Java

C、Verilog

D、VHDL

答案：【Verilog】6.單選題：用邏輯門描述一個全加器，是屬于那個設(shè)計層次：

選項：

A、晶體管級

B、物理級

C、門級

D、系統(tǒng)級

答案：【門級】7.多選題：SOPC包含：

選項：

A、CPUCore

B、Interfaces&Peripherals

C、Memory

D、Software

答案：【CPUCore;Interfaces&Peripherals;Memory;Software】8.多選題：IP是EDA技術(shù)中不可或缺的一部分，下列哪些是常見處理器IP

選項：

A、PCIe

B、ARMCortex-M33

C、MIPS

D、NiosII

E、RISC-VRV32I

F、IEEE1284

答案：【ARMCortex-M33;MIPS;NiosII;RISC-VRV32I】9.多選題：Quartus具有哪些類型EDA工具的功能：

選項：

A、綜合器

B、下載器

C、仿真器

D、適配器

答案：【綜合器;下載器;仿真器;適配器】10.多選題：在FPGA設(shè)計流程中，下列哪些是常用EDA工具：

選項：

A、設(shè)計輸入器

B、仿真器

C、綜合器

D、下載器（軟件端）

E、適配器

答案：【設(shè)計輸入器;仿真器;綜合器;下載器（軟件端）;適配器】11.多選題：下列設(shè)計流程次序說明中，那些是正確的：

選項：

A、設(shè)計輸入在綜合前面

B、適配早于綜合

C、仿真在設(shè)計輸入前面

D、硬件測試在下載后面

答案：【設(shè)計輸入在綜合前面;硬件測試在下載后面】12.多選題：常見的HDL語言有：

選項：

A、Python

B、Java

C、SystemVerilog

D、Verilog

E、VHDL

答案：【SystemVerilog;Verilog;VHDL】13.多選題：下列哪些是可以借助計算機(jī)上的EDA軟件來完成的：

選項：

A、邏輯化簡

B、綜合

C、適配

D、自動布局布線

E、焊接

F、設(shè)計分割

G、辦公自動化

答案：【邏輯化簡;綜合;適配;自動布局布線;設(shè)計分割】14.多選題：Verilog可以完全完成下列哪些設(shè)計層次的描述

選項：

A、電子系統(tǒng)級

B、RTL級

C、門級

D、版圖級物理級

答案：【RTL級;門級】15.單選題：SOC是SYSTEMONACHIP的縮寫

選項：

A、正確

B、錯誤

答案：【正確】16.單選題：支持RISC-V處理器RV32I指令集的CPUVerilog源代碼可以認(rèn)為是IP

選項：

A、正確

B、錯誤

答案：【正確】17.單選題：HDL語言已經(jīng)成熟，近十年來，沒有出現(xiàn)新的HDL語言

選項：

A、正確

B、錯誤

答案：【錯誤】18.單選題：硬IP是HDL源碼形式提供的，很容易進(jìn)行設(shè)計修改。

選項：

A、正確

B、錯誤

答案：【錯誤】19.單選題：在EDA技術(shù)術(shù)語中，IP是InternetProtocol（網(wǎng)際互連協(xié)議）的縮寫

選項：

A、正確

B、錯誤

答案：【錯誤】20.單選題：EDA工具不是一種軟件，而是一個機(jī)械工具

選項：

A、正確

B、錯誤

答案：【錯誤】21.單選題：整個綜合過程就是將設(shè)計者在EDA平臺上編輯輸入的HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件。

選項：

A、正確

B、錯誤

答案：【正確】22.單選題：Verilgo程序編寫設(shè)計流程中的第一步：HDL文本輸入

選項：

A、正確

B、錯誤

答案：【正確】23.單選題：Verilog可以描述門級網(wǎng)表

選項：

A、正確

B、錯誤

答案：【正確】24.單選題：Verilog語法類似于C語言

選項：

A、正確

B、錯誤

答案：【正確】25.單選題：Verilog綜合的最后輸出是x86的二進(jìn)制機(jī)器嗎指令序列

選項：

A、正確

B、錯誤

答案：【錯誤】26.單選題：C語言綜合已經(jīng)漸漸成為可能，已經(jīng)出現(xiàn)可以使用的C綜合工具

選項：

A、正確

B、錯誤

答案：【正確】27.單選題：HDL是HardwareDescriptionLanguage的縮寫

選項：

A、正確

B、錯誤

答案：【正確】28.單選題：EDA是英文ElectronicsDesignAutomation的縮寫

選項：

A、正確

B、錯誤

答案：【正確】29.單選題：EDA的中文含義是電子設(shè)計自動化

選項：

A、正確

B、錯誤

答案：【正確】30.單選題：Verilog可以描述門級網(wǎng)表

選項：

A、正確

B、錯誤

答案：【正確】FPGA與CPLD的結(jié)構(gòu)原理單元測驗-第2章1.單選題：下列關(guān)于FPGA可編程原理的說法，那個是正確的_____。

選項：

A、基于LUT結(jié)構(gòu)

B、基于與陣列可編程

C、基于或陣列可編程

D、基于乘積項邏輯可編程

答案：【基于LUT結(jié)構(gòu)】2.單選題：以下關(guān)于CPLD的描述正確的是：

選項：

A、可編程邏輯器件

B、掉電程序會丟失

C、需要使用配置芯片

D、基于查找表

答案：【可編程邏輯器件】3.單選題：以下哪個可編程器件是基于與陣列可編程或陣列不可編程的原理：

選項：

A、PLA

B、FPGA

C、PROM

D、PAL

答案：【PAL】4.單選題：下列對FPGA結(jié)構(gòu)與工作原理的描述錯誤的是：

選項：

A、基于SRAM的FPGA器件，在每次掉電后會丟失里面已經(jīng)下載的設(shè)計；

B、在Intel的器件中，CYCLONEIV系列屬FPGA結(jié)構(gòu)；

C、FPGA是基于查找表結(jié)構(gòu)的可編程邏輯器件；

D、FPGA全稱為復(fù)雜可編程邏輯門器件。

答案：【FPGA全稱為復(fù)雜可編程邏輯門器件?！?.多選題：在JTAG邊界掃描測試，以下關(guān)于邊界掃描I/O引腳功能的描述正確的是：

選項：

A、TDI測試數(shù)據(jù)輸入

B、TDO測試數(shù)據(jù)輸出

C、TEN測試使能

D、TCK測試時鐘輸入

答案：【TDI測試數(shù)據(jù)輸入;TDO測試數(shù)據(jù)輸出;TCK測試時鐘輸入】6.多選題：以下關(guān)于FPGA的描述正確的是：

選項：

A、可編程邏輯器件

B、掉電程序會丟失

C、需要使用配置芯片

D、基于查找表

答案：【可編程邏輯器件;掉電程序會丟失;需要使用配置芯片;基于查找表】7.多選題：以下可編程器件原理基于與或陣列的有：

選項：

A、PLA

B、FPGA

C、PROM

D、GAL

答案：【PLA;PROM;GAL】8.多選題：從結(jié)構(gòu)上看，PLD器件能夠分為以下幾類結(jié)構(gòu)：

選項：

A、基于查找表結(jié)構(gòu)

B、基于與陣列可編程

C、基于或陣列可編程

D、基于乘積項邏輯可編程

答案：【基于查找表結(jié)構(gòu);基于乘積項邏輯可編程】9.多選題：下面哪些器件屬于復(fù)雜PLD：

選項：

A、PLA

B、FPGA

C、PROM

D、CPLD

答案：【FPGA;CPLD】10.多選題：FPGA配置方式包括：

選項：

A、JTAG

B、PROM

C、PAL

D、PS

E、AS

答案：【JTAG;PS;AS】11.多選題：JTAG接口有哪些功能：

選項：

A、軟硬件測試

B、編程下載

C、在線邏輯分析

D、仿真

答案：【軟硬件測試;編程下載;在線邏輯分析】12.多選題：MAX3000A主要包括了哪幾個主要部分？

選項：

A、邏輯陣列塊

B、宏單元

C、擴(kuò)展乘積項

D、可編程連接陣列

E、I/O控制塊

答案：【邏輯陣列塊;宏單元;擴(kuò)展乘積項;可編程連接陣列;I/O控制塊】13.單選題：簡單PLD器件都是基于與或陣列。

選項：

A、正確

B、錯誤

答案：【正確】14.單選題：CPLD編程和FPGA配置可以使用專用的編程設(shè)備，也可以使用下載電纜。

選項：

A、正確

B、錯誤

答案：【正確】15.單選題：目前大多數(shù)CPLD采用了Flash工藝。

選項：

A、正確

B、錯誤

答案：【正確】16.單選題：基于SRAM的FPGA具有掉電易失性，對該類器件的編程一般稱為配置。

選項：

A、正確

B、錯誤

答案：【正確】17.單選題：JTAG是IEEE定義的邊界掃描測試規(guī)范。

選項：

A、正確

B、錯誤

答案：【正確】18.FPGA的中文全稱是什么？

答案：【現(xiàn)場可編程門陣列】19.CPLD的中文全稱是什么？

答案：【復(fù)雜可編程邏輯器件】20.什么是OLMC？

答案：【輸出邏輯宏單元】21.PLD的中文全稱是什么？

答案：【可編程邏輯器件】組合電路的Verilog設(shè)計作業(yè)-第3章1.使用Verilog設(shè)計一個8選1選擇器

答案：【有正確的moduleendmodule有正確的輸入輸出端口input[7:0]a;input[2:0]sel;outputy;有正確的always語句always@(a,sel)或者正確的assign語句有正確的功能描述比如使用了case語句或者使用y=a[sel];全程序無其他錯誤比如在always中對y賦值了，就使用regy】單元測驗-第3章1.單選題：若底層的模塊語句和參數(shù)表述為moduleSUB#(parameterS1=5,parameterS2=8,parameterS3=1)(A,B,C);在上層的例化語句中的表述為SUB#(.S1(7),.S2(3),.S3(9))U1(.A(AP),.B(BP),.C(CP));則例化后，S2給定的值為：

選項：

A、8

B、3

C、9

D、7

答案：【3】2.單選題：A=4’b1011,B=4’b1000，則下列正確的是：

選項：

A、(A>B)=1

B、(A

C、(A>15)=1

D、(B＜11)=0

答案：【(A>B)=1】3.單選題：下列哪一個是正確的：

選項：

A、(3==5)=1

B、(3’bx10===4’b0x10)=0

C、(4’b0z10!==4’b0z10)=1

D、(8!=9)=0

答案：【(3’bx10===4’b0x10)=0】4.單選題：下面哪一個不是標(biāo)識符：

選項：

A、模塊名

B、信號名

C、關(guān)鍵詞

D、端口名

答案：【關(guān)鍵詞】5.單選題：任一可綜合的最基本的模塊都必須以什么關(guān)鍵詞為開頭：

選項：

A、assign

B、always

C、module

D、endmodule

答案：【module】6.單選題：outputsigned[7:0]y;inputsigned[7:0]a;assigny=(a>>>2);若a=10101011，則輸出y等于：

選項：

A、00101010

B、10101100

C、11101010

D、10101111

答案：【11101010】7.單選題：moduleEXAPL(R);parameterS=4;output[2*S:1]R;integerA;reg[2*S:1]R;always@(A)beginR=A;endendmoduleR經(jīng)過A賦值后是多少位的：

選項：

A、32

B、16

C、8

D、4

答案：【8】8.單選題：Y＜=a;是：

選項：

A、連續(xù)賦值語句

B、阻塞式賦值

C、非阻塞式賦值

D、條件語句

答案：【非阻塞式賦值】9.單選題：下列哪個數(shù)字最大：

選項：

A、4’b1101

B、8’h16

C、8’d18

D、1001

答案：【1001】10.多選題：下列哪些是Verilog中的循環(huán)語句關(guān)鍵詞：

選項：

A、for

B、parameter

C、while

D、repeat

答案：【for;while;repeat】11.多選題：下面那些是Verilog的關(guān)鍵字

選項：

A、input

B、a

C、module

D、y

答案：【input;module】12.單選題：下列兩項的值是一樣的：4'd94'b1001

選項：

A、正確

B、錯誤

答案：【正確】13.單選題：在過程語句always@引導(dǎo)的順序語句中,被賦值信號不一定是reg型變量

選項：

A、正確

B、錯誤

答案：【錯誤】14.單選題：assign引導(dǎo)的連續(xù)賦值語句屬于并行賦值語句嗎

選項：

A、正確

B、錯誤

答案：【正確】15.單選題：對于BCD碼加法器的設(shè)計，如果低位BCD碼的和大于等于9，則使和加上6，且有進(jìn)位：

選項：

A、正確

B、錯誤

答案：【正確】16.單選題：位置關(guān)聯(lián)法，關(guān)聯(lián)表述的信號位置可以不固定：

選項：

A、正確

B、錯誤

答案：【錯誤】時序電路的Verilog設(shè)計作業(yè)-第4章1.設(shè)計一個可以預(yù)置分頻器，最大分頻系數(shù)為100000Designapresetfrequencydividerwithamaximumfrequencydividingcoefficientof100000.

答案：【按代碼分段給分，參考答案如下：modulefreq_div#(parameterN=17)(inputclk,inputreset_n,input[N-1:0]period_param,input[N-1:0]duty_param,outputregdiv_out);reg[N-1:0]cnt;always@(posedgeclkornegedgereset_n)if(!reset_n)cnt＜=0;elseif(cnt＜period_param-1)cnt＜=cnt+1'b1;elsecnt＜=0;always@(posedgeclkornegedgereset_n)if(!reset_n)div_out＜=0;elseif(cnt＜duty_param-1)div_out＜=1'b1;elsediv_out＜=0;endmodule如果有modulexxxendmodule就給1分#(parameterN=17)(inputclk,inputreset_n,input[N-1:0]period_param,input[N-1:0]duty_param,outputregdiv_out);沒有parameter也是給分的主要端口描述正確就給分reg[N-1:0]cnt;always@(posedgeclkornegedgereset_n)if(!reset_n)div_out＜=0;有無reset都不扣分elseif(cnt＜period_param-1)cnt＜=cnt+1'b1;每句1分elseif(cnt＜period_param-1)cnt＜=cnt+1'b1;elsecnt＜=0;判斷1分cnt操作1分always@(posedgeclkornegedgereset_n)if(!reset_n)div_out＜=0;elseif(cnt＜duty_param-1)//1分div_out＜=1'b1;//1分elsediv_out＜=0;】2.設(shè)計4位BCD十進(jìn)制計數(shù)器Designa4-digitBCDdecimalcounter

答案：【按代碼分段給分，如果提交的作業(yè)在設(shè)計上與答案不同，請對照給分modulebcd_4d_cntx(//4位十進(jìn)制計數(shù)器inputclk,inputreset_n,inputen,inputload,input[15:0]d,outputreg[15:0]bcd);always@(posedgeclkornegedgereset_n)if(!reset_n)bcd＜=0;elseif(load)bcd＜=d;elseif(en)if(bcd>=16'h9999)bcd＜=0;elseif(bcd[11:0]>=12'h999)beginbcd[15:12]＜=bcd[15:12]+1'b1;bcd[11:0]＜=0;endelseif(bcd[7:0]>=8'h99)beginbcd[11:8]＜=bcd[11:8]+1'b1;bcd[7:0]＜=0;endelseif(bcd[3:0]>=4'h9)beginbcd[7:4]＜=bcd[7:4]+1'b1;bcd[3:0]＜=0;endelsebcd[3:0]＜=bcd[3:0]+1'b1;endmodule如果有：modulebcd_4d_cntxendmodule給1分有端口聲明(//4位十進(jìn)制計數(shù)器inputclk,inputreset_n,inputen,inputload,input[15:0]d,outputreg[15:0]bcd);always@(posedgeclkornegedgereset_n)if(!reset_n)bcd＜=0;elseif(load)bcd＜=d;elseif(en)if(bcd>=16'h9999)bcd＜=0;elseif(bcd[11:0]>=12'h999)beginbcd[15:12]＜=bcd[15:12]+1'b1;bcd[11:0]＜=0;endelseif(bcd[7:0]>=8'h99)beginbcd[11:8]＜=bcd[11:8]+1'b1;bcd[7:0]＜=0;endelseif(bcd[3:0]>=4'h9)beginbcd[7:4]＜=bcd[7:4]+1'b1;bcd[3:0]＜=0;endelsebcd[3:0]＜=bcd[3:0]+1'b1;每正確描述4位BCD計數(shù)就給1分】單元測驗-第4章1.單選題：moduleCNT4(CLK,Q);output[3:0]Q;inputCLK;reg____Q1;always@(posedgeCLK)Q1=Q1+1;assignQ=Q1;endmodule空格處應(yīng)該填入：

選項：

A、reg

B、CLK

C、Q1

D、[3:0]

答案：【[3:0]】2.單選題：含清0控制的鎖存器moduleLATCH3(CLK,D,Q,RST);outputQ;inputCLK,D,RST;____Q;always@(DorCLKorRST)if(!RST)Q＜=0;elseif(CLK)Q＜=D;endmodule空格處應(yīng)該填入：

選項：

A、reg

B、input

C、RST

D、CLK

答案：【reg】3.單選題：含同步復(fù)位控制的D觸發(fā)器moduleDFF2(inputCLK,inputD,inputRST,outputregQ);always@(posedgeCLK)Q＜=____?0:D;endmodule空格處應(yīng)該填入：

選項：

A、CLK

B、RST

C、Q

D、D

答案：【RST】4.單選題：moduleFDIV0(inputCLK,RST,input[3:0]D,outputPM,output[3:0]DOUT);reg[3:0]Q1;regFULL;wireLD;always@(posedgeCLKornegedgeRST)if(!RST)beginQ1＜=0;FULL＜=0;endelseif(LD)beginQ1＜=D;FULL＜=1;endelsebeginQ1＜=Q1+1;FULL＜=0;endassignLD=(Q1==4'b1111);assignPM=FULL;assignDOUT=Q1;endmodule該模塊實現(xiàn)的功能是：

選項：

A、同步加載計數(shù)器

B、異步加載計數(shù)器

C、同步清零加載計數(shù)器

D、異步清零加載計數(shù)器

答案：【同步加載計數(shù)器】5.單選題：含清0控制的鎖存器moduleLATCH2(CLK,D,Q,RST);outputQ;inputCLK,D,RST;assignQ=(!RST)?____:(CLK?D:Q);endmodule空格處應(yīng)該填入：

選項：

A、CLK

B、D

C、Q

D、0

答案：【0】6.單選題：時鐘上升沿敏感的關(guān)鍵詞是：

選項：

A、always

B、module

C、posedge

D、negedge

答案：【posedge】7.單選題：moduleSHFT1(CLK,LOAD,DIN,QB);outputQB;inputCLK,LOAD;input[7:0]DIN;reg[7:0]REG8;always@(posedgeCLK)if(LOAD)REG8＜=DIN;else____＜=REG8[7:1];assignQB=REG8[0];endmodule空格處應(yīng)該填入：

選項：

A、LOAD

B、DIN

C、QB

D、REG8[6:0]

答案：【REG8[6:0]】8.單選題：moduleCNT4(CLK,Q);output[3:0]Q;inputCLK;reg[3:0]Q;always@(posedge____)Q＜=Q+1;endmodule

選項：

A、CLK

B、output

C、[3:0]

D、Q

答案：【CLK】9.單選題：下列哪一個表述是正確：

選項：

A、always@(posedgeCLKorRST)

B、always@(posedgeCLKornegedgeRSTorA)

C、always@(posedgeCLKorDorQ)

D、always@(posedgeCLKornegedgeRST)

答案：【always@(posedgeCLKornegedgeRST)】10.多選題：moduleSHIF4(DIN,CLK,RST,DOUT);inputCLK,DIN,RST;outputDOUT;reg[3:0]SHFT;always@(posedgeCLKorposedgeRST)if(RST)SHFT＜=4'B0;elsebeginSHFT＜=(SHFT>>1);SHFT[3]＜=DIN;endassignDOUT=SHFT[0];endmodule該程序?qū)崿F(xiàn)的功能是：

選項：

A、左移移位寄存器

B、右移移位寄存器

C、同步清零

D、異步清零

答案：【右移移位寄存器;異步清零】11.多選題：moduleSHFT1(CLK,LOAD,DIN,QB);outputQB;inputCLK,LOAD;input[7:0]DIN;reg[7:0]REG8;always@(posedgeCLK)if(LOAD)REG8＜=DIN;elseREG8[6:0]＜=REG8[7:1];assignQB=REG8[0];endmodule該程序?qū)崿F(xiàn)的功能為：

選項：

A、右移移位寄存器

B、左移移位寄存器

C、含同步并行預(yù)置功能

D、含異步并行預(yù)置功能

答案：【右移移位寄存器;含同步并行預(yù)置功能】12.多選題：下列哪些是正確的：

選項：

A、如果將某信號定義為邊沿敏感時鐘信號，則必須在敏感信號列表中給出對應(yīng)的表述

B、若將某信號定義為對應(yīng)于時鐘的電平敏感的異步控制信號，在always過程結(jié)構(gòu)中必須明示信號的邏輯行為

C、若將某信號定義為對應(yīng)于時鐘的同步控制信號，則絕不可以以任何形式出現(xiàn)在敏感信號表中

D、敏感信號列表中可以出現(xiàn)混合信號

答案：【如果將某信號定義為邊沿敏感時鐘信號，則必須在敏感信號列表中給出對應(yīng)的表述;若將某信號定義為對應(yīng)于時鐘的電平敏感的異步控制信號，在always過程結(jié)構(gòu)中必須明示信號的邏輯行為;若將某信號定義為對應(yīng)于時鐘的同步控制信號，則絕不可以以任何形式出現(xiàn)在敏感信號表中】13.單選題：在always過程語句中，若定義某變量為異步低電平敏感信號，則在if條件語句中應(yīng)該對敏感信號表中的信號有匹配的表述

選項：

A、正確

B、錯誤

答案：【正確】14.單選題：對于含清零控制的鎖存器，異步清零信號依賴于時鐘信號。

選項：

A、正確

B、錯誤

答案：【錯誤】15.單選題：對于鎖存器，當(dāng)時鐘CLK為高電平時，輸出Q才隨D輸入的數(shù)據(jù)而改變；而當(dāng)CLK為低電平時將保存其在高電平時鎖入的數(shù)據(jù)。

選項：

A、正確

B、錯誤

答案：【正確】16.單選題：同步復(fù)位是指復(fù)位信號獨立于時鐘信號

選項：

A、正確

B、錯誤

答案：【錯誤】17.單選題：異步復(fù)位是指復(fù)位信號依賴于時鐘信號

選項：

A、正確

B、錯誤

答案：【錯誤】18.單選題：對于同步加載計數(shù)器，加載信號LD依賴于時鐘信號。

選項：

A、正確

B、錯誤

答案：【正確】19.單選題：V>>n是向左移動n位

選項：

A、正確

B、錯誤

答案：【錯誤】20.單選題：對于實用加法計數(shù)器，同步加載信號LOAD獨立于時鐘

選項：

A、正確

B、錯誤

答案：【錯誤】21.單選題：擁有單一主控時鐘的時序電路屬于異步時序電路

選項：

A、正確

B、錯誤

答案：【錯誤】22.modulefdiv1(CLK,PM,D,DOUT,RST);inputCLK,RST;____[3:0]D;outputPM;output[3:0]DOUT;____[3:0]Q1;regFULL;wireLD;always@(posedgeCLKor____LDornegedgeRST)if(!RST)beginQ1＜=0;FULL＜=0;endelseif(LD)beginQ1＜=D;FULL＜=1;endelsebeginQ1＜=Q1+1;FULL＜=0;endassign____=(Q1==4'b0000);assignPM=FULL;assignDOUT=Q1;endmodule空格處應(yīng)該填入：A.LDB.posedgeC.inputD.reg（答案中以空格分隔比如DCAB）

答案：【CDBA】EDA工具應(yīng)用單元測驗-第5章1.單選題：編譯時出現(xiàn)了以下錯誤提示：Error(10170):VerilogHDLsyntaxerroratdec4_16x.v(5)neartext"3";expectinganidentifier代碼中的第5行為“outputreg[15:0]3yn”這里代碼的錯誤可能是什么？

選項：

A、變量類型定義錯誤

B、賦值方式錯誤

C、標(biāo)識符定義不合規(guī)范

D、語句結(jié)尾漏了“：”

答案：【標(biāo)識符定義不合規(guī)范】2.單選題：從代碼always@（posedgeCLKornegedgeRST）可以看出：

選項：

A、RST是同步信號，高電平有效

B、RST是異步信號，低電平有效

C、RST是同步信號，下降沿有效

D、RST是異步信號，下降沿電平有效

答案：【RST是異步信號，低電平有效】3.單選題：下列代碼含義為（），（*synthesis，keep*）wirei；

選項：

A、定義變量i為net類型

B、規(guī)定變量i為測試端口，需要保留

C、綜合優(yōu)化變量i

D、為變量i定義引腳鎖定

答案：【規(guī)定變量i為測試端口，需要保留】4.單選題：下列代碼含義為（），“inputclk/*synthesischip_pin=“G21””

選項：

A、定義變量clk

B、設(shè)置時鐘變量

C、將時鐘信號的引腳鎖定到G21

D、同步clk引腳到G21

答案：【將時鐘信號的引腳鎖定到G21】5.單選題：錯誤提示：Error(12007):Top-leveldesignentity"CNT4b"isundefined可能是以下哪種錯誤；

選項：

A、變量類型定義錯誤

B、變量CNT4b未定義

C、未設(shè)置頂層實體

D、頂層實體模塊未定義

答案：【頂層實體模塊未定義】6.單選題：若欲將仿真信號的數(shù)據(jù)顯示格式設(shè)置為16進(jìn)制，應(yīng)選擇屬性為：

選項：

A、Octal

B、Hexadecimal

C、UnsignedDecimal

D、Fractional

答案：【Hexadecimal】7.單選題：編輯矢量波形文件進(jìn)行仿真時，需要編輯的是

選項：

A、所有輸入信號

B、所有輸出信號

C、全部信號

D、任選部分信號

答案：【所有輸入信號】8.單選題：編譯時出現(xiàn)了以下錯誤提示：Error(10170):VerilogHDLsyntaxerroratdec4_16x.v(5)neartext"3";expectinganidentifier代碼中的第5行為“outputreg[15:0]3yn”這里代碼的錯誤可能是什么？

選項：

A、變量類型定義錯誤

B、賦值方式錯誤

C、標(biāo)識符定義不合規(guī)范

D、語句結(jié)尾漏了“：”

答案：【標(biāo)識符定義不合規(guī)范】9.多選題：下列那種技術(shù)是基于JTAG技術(shù)構(gòu)建的（）

選項：

A、SignalTapII

B、ModelSim門級仿真

C、Synplify綜合器綜合技術(shù)

D、In-SystemSourceandProbe

E、FPGA在線配置技術(shù)

F、In-SystemMemoryContentEditor

答案：【SignalTapII;In-SystemSourceandProbe;FPGA在線配置技術(shù);In-SystemMemoryContentEditor】10.多選題：在使用LPM定制ROM時調(diào)用的數(shù)據(jù)文件的格式有：

選項：

A、verilog

B、mif

C、Hex

D、vhdl

答案：【mif;Hex】11.多選題：按照仿真的電路描述級別的不同，HDL仿真器可以完成：

選項：

A、門級仿真

B、行為級仿真

C、RTL級仿真

D、系統(tǒng)級仿真

答案：【門級仿真;行為級仿真;RTL級仿真;系統(tǒng)級仿真】12.多選題：下列屬于全程編譯的處理操作是：

選項：

A、輸入文件的排錯

B、數(shù)據(jù)網(wǎng)表文件的提取

C、邏輯綜合和適配

D、輸出仿真結(jié)果

答案：【輸入文件的排錯;數(shù)據(jù)網(wǎng)表文件的提取;邏輯綜合和適配】13.多選題：引腳鎖定可以用下列哪些方法實現(xiàn)

選項：

A、利用引腳屬性定義，在verilog代碼中直接表述實現(xiàn)引腳鎖定。

B、在quartusII中打開pinplaner直接鎖定

C、通過tcl腳本

D、通過導(dǎo)入引腳鎖定文件

答案：【利用引腳屬性定義，在verilog代碼中直接表述實現(xiàn)引腳鎖定。;在quartusII中打開pinplaner直接鎖定;通過tcl腳本;通過導(dǎo)入引腳鎖定文件】14.多選題：確定采樣深度，需要考慮的有

選項：

A、待測信號的采樣要求

B、總的信號數(shù)量

C、存儲器資源

D、待測信號的變化頻率

答案：【待測信號的采樣要求;總的信號數(shù)量;存儲器資源】15.多選題：下列屬于FPGA的編程下載文件的有

選項：

A、.sof文件

B、.qpf文件

C、.jic文件

D、.pof文件

答案：【.sof文件;.jic文件】16.多選題：在使用LPM定制ROM時調(diào)用的數(shù)據(jù)文件的格式有：

選項：

A、verilog

B、mif

C、Hex

D、vhdl

答案：【mif;Hex】17.多選題：QuartusII支持哪些設(shè)計輸入方式：

選項：

A、文本文件

B、原理圖文件

C、狀態(tài)機(jī)文件

D、矢量波形文件

答案：【文本文件;原理圖文件;狀態(tài)機(jī)文件】18.單選題：待測信號中的每一個信號的采樣深度都是一樣的。

選項：

A、正確

B、錯誤

答案：【正確】19.單選題：采用SignalTapII進(jìn)行電路分析的時候，采樣深度越大越好

選項：

A、正確

B、錯誤

答案：【錯誤】20.單選題：為了使FPGA的下載文件掉電之后不丟失，可以將編程文件燒到FPGA的配置芯片里保存。FPGA器件每次上電時，作為控制器從配置器件EPCS主動發(fā)出讀取數(shù)據(jù)信號，從而把EPCS的數(shù)據(jù)讀入FPGA中，實現(xiàn)對FPGA的編程。

選項：

A、正確

B、錯誤

答案：【正確】21.單選題：如果想在仿真中了解模塊內(nèi)部的某個信號的變化，可以對該信號定義keep屬性。

選項：

A、正確

B、錯誤

答案：【正確】22.單選題：原理圖輸入和文本輸入不能混合在一起使用。

選項：

A、正確

B、錯誤

答案：【錯誤】23.單選題：引腳鎖定與具體的目標(biāo)芯片型號無關(guān)。

選項：

A、正確

B、錯誤

答案：【錯誤】24.單選題：電路設(shè)計完成后，為了實現(xiàn)硬件下載，需要完成下列步驟：①安裝下載器驅(qū)動②引腳鎖定③編譯④編程下載

選項：

A、正確

B、錯誤

答案：【正確】25.單選題：仿真的主要目的是要了解設(shè)計結(jié)果是否滿足原設(shè)計的要求。

選項：

A、正確

B、錯誤

答案：【正確】26.單選題：一個工程中只能有一個頂層文件，頂層文件不可更改

選項：

A、正確

B、錯誤

答案：【錯誤】27.單選題：一個工程中可以包括多個設(shè)計文件。

選項：

A、正確

B、錯誤

答案：【正確】實驗1：?？煽赜嫈?shù)器設(shè)計作業(yè)-實驗1報告1.學(xué)習(xí)實驗1，重復(fù)實驗過程，然后1.提交實驗中第1個代碼截圖（在Quartus/Vivado中）2.提交上述代碼的仿真截圖

答案：【1.提交實驗中第1個代碼截圖（在Quartus/Vivado中）代碼有錯誤，每個錯誤扣1分，（正確代碼請參看視頻中的代碼，注意Quartus、Vivado對應(yīng)的視頻是不同的）代碼截圖非Quartus/Vivado中取的，扣1分2.提交上述代碼的仿真截圖仿真中有錯誤，一個錯誤扣1分，扣完為止截圖應(yīng)該取自ModelSim或Quartus或Vivado，否則扣1分】單元測驗-實驗11.單選題：根據(jù)以下代碼，當(dāng)c=0時，x的值將等于（），if(c)x=k;elsex=1'bz;

選項：

A、高電平

B、低電平

C、高阻

D、未知

答案：【高阻】2.單選題：下列代碼實現(xiàn)的功能為：t＜=a~^k;

選項：

A、t=ak

B、t=a同或B

C、t=a異或b

D、t左移ak位

答案：【t=a同或B】Verilog設(shè)計深入單元測驗-第6章1.單選題：moduleandd(A,B,Q);outputQ;inputA,B;regQ;always@(A,B)if(A==0)beginif(B==0)Q=0;endelseQ=1;endmodule其中，elseQ=1;與哪句語句對應(yīng)：

選項：

A、always@(A,B)

B、if(A==0)

C、if(B==0)Q=0;

D、endmodule

答案：【if(A==0)】2.單選題：moduleandd(A,B,Q);outputQ;inputA,B;regQ;always@(A,B)if(A==0)if(B==0)Q=0;elseQ=1;endmodule其中，elseQ=1;與哪句語句對應(yīng)：

選項：

A、always@(A,B)

B、if(A==0)

C、if(B==0)Q=0;

D、endmodule

答案：【if(B==0)Q=0;】3.單選題：beginY1＜=#5A^B;Y2＜=#4A|B;Y3＜=#8A&B;end以上語句共耗時多少個時間單位：

選項：

A、5

B、4

C、17

D、8

答案：【8】4.單選題：always@(A,B)beginM1＜=A;M2＜=B&M1;Q＜=M1|M2;end當(dāng)A和B同時從0變?yōu)?后，M1,M2與Q分別為多少：

選項：

A、0,0,0

B、1,1,1

C、1,0,0

D、1,1,0

答案：【1,0,0】5.單選題：雙向端口在完成輸入功能時，可以不使原來呈輸出模式的端口呈高阻態(tài)。

選項：

A、正確

B、錯誤

答案：【錯誤】6.單選題：高阻態(tài)Z可以在電路模塊中被信號所傳遞。

選項：

A、正確

B、錯誤

答案：【錯誤】7.單選題：moduletriBUS4(IN3,IN2,IN1,IN0,ENA,DOUT);input[3:0]IN3,IN2,IN1,IN0;input[1:0]ENA;output[3:0]DOUT;reg[3:0]DOUT;always@(ENA,IN0)if(ENA==2'b00)DOUT=IN0;elseDOUT=4'hz;always@(ENA,IN1)if(ENA==2'b01)DOUT=IN1;elseDOUT=4'hz;always@(ENA,IN2)if(ENA==2'b10)DOUT=IN2;elseDOUT=4'hz;always@(ENA,IN3)if(ENA==2'b11)DOUT=IN3;elseDOUT=4'hz;endmodule該模塊實現(xiàn)的是雙向端口電路：

選項：

A、正確

B、錯誤

答案：【錯誤】8.單選題：Verilog默認(rèn)，else與最近的沒有else的if相關(guān)聯(lián)。

選項：

A、正確

B、錯誤

答案：【正確】9.單選題：不完整的條件語句的描述，是Verilog描述時序電路的途徑之一。

選項：

A、正確

B、錯誤

答案：【正確】10.單選題：Y1=A^D;Y2=#6A&E|C;這兩句語句的執(zhí)行過程是，在第一條語句“Y1=A^D;”被執(zhí)行后，要延時6個時間單位才能執(zhí)行第二條語句。

選項：

A、正確

B、錯誤

答案：【錯誤】11.單選題：對于阻塞式賦值，執(zhí)行過程分為（1）計算出“驅(qū)動表達(dá)式”的值；（2）向目標(biāo)變量進(jìn)行賦值操作；（3）完成賦值，這三個步驟不是一步完成的。

選項：

A、正確

B、錯誤

答案：【錯誤】12.moduleBI4B(CTRL,DIN,Q,DOUT);inputCTRL;input[3:0]DIN;____[3:0]Q;output[3:0]DOUT;reg[3:0]DOUT,Q;always@(Q,DIN,CTRL)if(!____)beginDOUT＜=Q;Q＜=4'HZ;endelsebegin____＜=DIN;DOUT＜=____;endendmodule空格處應(yīng)該填入：A.CTRLB.4'HZC.QD.inout（答案以空格區(qū)分，如ABCD）

答案：【DACB】作業(yè)-第6章1.請看RTL圖，寫出對應(yīng)的Verilog代碼

答案：【參考答案如下：modulexx(a,b,outx,clk,rst_n,q1,q2);inputa,b;inputclk;inputrst_n;outputregq1,q2;outputoutx;always@(posedgeclkornegedgerst_n)beginif(!rst_n)q1＜=1'b0;elseq1＜=b;endalways@(posedgeclkornegedgerst_n)beginif(!rst_n)q2＜=1'b0;elseq2＜=q1&b;endassignoutx=(~a)?q1^q2:1'bz;endmodule請參照上述代碼，給出第一部分得分如果與門邏輯描述正確給1分，否則給0分異或門邏輯描述正確給2分，否則給0分三態(tài)門描述正確，給3分三態(tài)門控制端未取非扣1分三態(tài)門輸入輸出只有一邊有取非扣1分描述完全不正確給0分描述了2個寄存器給2分多1個或者少1個均扣1分，扣完為止寄存器的異步復(fù)位信號描述正確給1分，否則給0分如果上面幾個部分都得分，但連線有錯誤為0分，連線沒錯誤給1分上面部分有1項未得分，本項為0分】2.下面是32位乘加器（乘法加法器），請將以下程序片段的序號填入空格。A.YB.input[31:0]C.OVD.outputregE.*modulemac(__________A,input[31:0]B,input[31:0]C,outputreg[31:0]___,_________OV//乘加溢出);always@*{___,Y}=A____B+C;endmodule

答案：【依序而下：第一空為BADCE】3.閱讀下列程序，回答問題moduleabc#(parameterN=8)//N>=4(inputclk,inputsi,inputrst,outputreg[N-1:0]q);always@(posedgeclk,posedgerst)if(rst)q＜=0;elseq={q[N-2:0],si};endmodule問題1：rst是同步復(fù)位還是異步復(fù)位？問題2：上述程序中描述了多個寄存器？問題3：描述的是什么功能（在10個字內(nèi)回答）問題4：在例化（實例化）abc這個元件時候，能否改變參數(shù)N？

答案：【異步復(fù)位8個邏輯左移的移位寄存器只要回答有“移位寄存器”給2分只提到“左移”給1分字?jǐn)?shù)超過10字，扣1分能】實驗2：正弦波信號發(fā)生器單元測驗-實驗21.單選題：將256個正弦信號數(shù)據(jù)寫入rom模塊后，應(yīng)設(shè)計一個幾位的二進(jìn)制計數(shù)器，來實現(xiàn)存儲器的尋址？

選項：

A、7

B、8

C、9

D、256

答案：【8】作業(yè)-實驗2報告1.學(xué)習(xí)“實驗2：正弦波信號發(fā)生器（1）”重復(fù)實驗過程1.提交代碼截圖（在Quartus/Vivado中）2.提交TestBench3.提交仿真截圖

答案：【1.提交代碼截圖（在Quartus/Vivado中）代碼有錯誤，每個錯誤扣1分代碼截圖非Quartus/Vivado中取的，扣2分2.提交TestBench復(fù)位信號描述為1分時鐘信號描述為1分其他信號描述為1分3.提交仿真截圖仿真圖中無復(fù)位過程，扣1分仿真圖中缺失了視頻中展現(xiàn)的功能，每缺少1個，扣1分】Verilog仿真與TestBench單元測驗-第7章1.單選題：moduleinitial_fork_join();regclk,reset,enable,data;initialfork#1clk=0;#10reset=0;#5enable=0;#3data=0;joinendmodule以上程序執(zhí)行完成共需要____個時間單位。

選項：

A、3

B、5

C、10

D、19

答案：【10】2.單選題：assign#(5,3,7)w_or=|bus;如果該表達(dá)式右側(cè)結(jié)果為0，則延遲為____。

選項：

A、5

B、3

C、7

D、0

答案：【3】3.單選題：rega,b,c;a=0;b=1;c=0;$write("Thevalueofbis:%b",b);$display("Thevalueofais:%b",a);$write("Thevalueofcis:%b",c);該程序塊的輸出結(jié)果是____。

選項：

A、Thevalueofbis:1Thevalueofais:0Thevalueofcis:0

B、Thevalueofbis:1Thevalueofais:0Thevalueofcis:0

C、Thevalueofbis:1Thevalueofais:0Thevalueofcis:0

D、Thevalueofbis:1Thevalueofais:0Thevalueofcis:0

答案：【Thevalueofbis:1Thevalueofais:0Thevalueofcis:0】4.多選題：基于initial語句產(chǎn)生普通時鐘信號，parameterclk_period=10;regclk;initialbeginclk=0;________________;end

選項：

A、always#(clk_period/2)clk=~clk

B、forever#(clk_period/2)clk=~clk

C、always#(clk_period)clk=~clk

D、forever#(clk_period)clk=~clk

答案：【always#(clk_period/2)clk=~clk;forever#(clk_period/2)clk=~clk】5.多選題：以下屬于VerilogTestBench主要功能的是：

選項：

A、例化待驗證的模塊實體。

B、通過Verilog程序的行為描述，為待測模塊實體提供激勵信號。

C、收集待測模塊實體的輸出結(jié)果，必要時將該結(jié)果與預(yù)置的所期望的理想結(jié)果進(jìn)行比較，并給出報告。

D、根據(jù)比較結(jié)果自動判斷模塊的內(nèi)部功能結(jié)構(gòu)是否正確。

答案：【例化待驗證的模塊實體。;通過Verilog程序的行為描述，為待測模塊實體提供激勵信號。;收集待測模塊實體的輸出結(jié)果，必要時將該結(jié)果與預(yù)置的所期望的理想結(jié)果進(jìn)行比較，并給出報告。;根據(jù)比較結(jié)果自動判斷模塊的內(nèi)部功能結(jié)構(gòu)是否正確。】6.多選題：以下哪些屬于HDL系統(tǒng)設(shè)計描述層次：

選項：

A、系統(tǒng)級

B、行為級

C、RLT級

D、門級

答案：【系統(tǒng)級;行為級;RLT級;門級】7.多選題：以下用于顯示類的系統(tǒng)函數(shù)包括：

選項：

A、$display

B、$write

C、$strobe

D、$monitor

答案：【$display;$write;$strobe;$monitor】8.多選題：ModelSim可以幫助QuartusII完成哪些層次的HDL仿真：

選項：

A、系統(tǒng)級或行為級仿真

B、RTL級仿真

C、綜合后門級仿真

D、適配后門級仿真

答案：【系統(tǒng)級或行為級仿真;RTL級仿真;綜合后門級仿真;適配后門級仿真】9.單選題：forcea00,101;該語句表示在10時刻強(qiáng)制信號a為1。

選項：

A、正確

B、錯誤

答案：【錯誤】10.單選題：仿真激勵信號的產(chǎn)生，可以通過Verilog編寫或仿真器波形設(shè)置命令實現(xiàn)。

選項：

A、正確

B、錯誤

答案：【正確】11.單選題：ModelSim使用編譯后的HDL庫進(jìn)行仿真，因此屬于編譯型仿真器。

選項：

A、正確

B、錯誤

答案：【正確】12.單選題：VerilogTestBench可以使用不可綜合的Verilog語句進(jìn)行描述

選項：

A、正確

B、錯誤

答案：【正確】13.單選題：經(jīng)過編譯生成仿真數(shù)據(jù)庫的Verilog仿真器屬于編譯后執(zhí)行方式。

選項：

A、正確

B、錯誤

答案：【錯誤】14.單選題：考慮電路時延特性的Verilog仿真屬于功能仿真。

選項：

A、正確

B、錯誤

答案：【錯誤】15.單選題：assign#(1,3)b=~a;如果該語句右側(cè)結(jié)果為未知（x）或高阻態(tài)（z），則延遲為3。

選項：

A、正確

B、錯誤

答案：【錯誤】16.單選題：#10r=1'b1;和r=#101'b1;兩語句延遲效果相同。

選項：

A、正確

B、錯誤

答案：【正確】17.單選題：#10in=1;表示10個時間單位后將in賦值為1。

選項：

A、正確

B、錯誤

答案：【正確】18.單選題：$display("\\\t%%\n\"\1");該語句的輸出結(jié)果是：\%"1

選項：

A、正確

B、錯誤

答案：【正確】19.單選題：#150$finish(2);該語句表示經(jīng)過150個時間單位延遲后終止仿真，并輸出2。

選項：

A、正確

B、錯誤

答案：【正確】實驗3：VGA顯示控制電路設(shè)計單元測驗-實驗31.單選題：VGA的行同步信號HSync可以采用什么方法生成？

選項：

A、多路選擇器

B、譯碼器

C、計數(shù)器

D、編碼器

答案：【計數(shù)器】2.單選題：根據(jù)以下仿真波形的結(jié)果，判斷電路的邏輯功能可能為

選項：

A、加法計數(shù)器

B、減法計數(shù)器

C、移位寄存器

D、四分頻器

答案：【移位寄存器】3.多選題：設(shè)計一個VGA控制器，在VGA屏幕上顯示一個學(xué)校的Logo圖標(biāo)，那么這個圖標(biāo)的顯示數(shù)據(jù)可以放在那種元件中

選項：

A、LPM_ROM

B、雙端口RAM

C、計數(shù)器

D、譯碼器

答案：【LPM_ROM;雙端口RAM】4.單選題：如果需要生成的VGA分辨率是800x600@60Hz，那么行計數(shù)器是從0計數(shù)到799

選項：

A、正確

B、錯誤

答案：【錯誤】5.單選題：可以使用相同的VGA顯示控制電路驅(qū)動顯示不同分辨率和刷新率的圖像。

選項：

A、正確

B、錯誤

答案：【錯誤】作業(yè)-實驗3報告1.學(xué)習(xí)“實驗3：VGA顯示控制電路設(shè)計（1）”重復(fù)實驗過程1.提交代碼截圖（在Quartus/Vivado中）2.提交TestBench3.提交仿真截圖

答案：【1.提交代碼截圖（在Quartus/Vivado中）代碼有錯誤，每個錯誤扣1分代碼截圖非Quartus/Vivado中取的，扣2分2.提交TestBench復(fù)位信號描述為1分時鐘信號描述為1分其他信號描述為1分3.提交仿真截圖仿真圖中無復(fù)位過程，扣1分仿真圖中缺失了視頻中展現(xiàn)的功能，每缺少1個，扣1分】有限狀態(tài)機(jī)設(shè)計技術(shù)單元測驗-第8章1.單選題：下列編碼方式中采用順序編碼的是

選項：

A、0000—0001—0010—0011

B、0001—0010—0100—1000

C、0000—1000—1100—1110

D、0000—1100—1000—1110

答案：【0000—0001—0010—0011】2.單選題：定義狀態(tài)機(jī)當(dāng)前狀態(tài)為state,次態(tài)為next_state;輸入a,輸出b,則下列為Mealy狀態(tài)機(jī)的寫法是：

選項：

A、always@（posedgeclk）case(state)0:next_state＜=1;1:next_state＜=x;

B、always@（posedgeclk）case(state)0:if（a==0）next_state＜=1;elsenext_state＜=x;1:next_state＜=x;

C、always@（posedgeclk）case(state)0:if（state==0）next_state＜=1;elsenext_state＜=x;1:next_state＜=x;

D、以上都不對

答案：【always@（posedgeclk）case(state)0:if（a==0）next_state＜=1;elsenext_state＜=x;1:next_state＜=x;】3.單選題：在Verilog中定義了宏名?`define?sum?a+b+c?下面宏名引用正確的是（??）

選項：

A、out=’sum+d

B、out=sum+d

C、out=`sum+d

D、都正確

答案：【out=`sum+d】4.單選題：下列Moore型狀態(tài)機(jī)采用Verilog語言說明部分正確的是：

選項：

A、parameter[2:0]s0=0,s1=1,s2=2,s3=3,s4=4;reg[2:0]current_state,next_state;

B、parameter[1:0]s0=0,s1=1,s2=2,s3=3,s4=4;reg[1:0]current_state,next_state;

C、TYPEFSM_STIS(s0,s1,s2,s3,s4);SIGNALcurrent_state,next_state:FSM_ST;

D、typedefenum{s0,s1,s2,s3,s4}type_user;type_usercurrent_state,next_state

答案：【parameter[2:0]s0=0,s1=1,s2=2,s3=3,s4=4;reg[2:0]current_state,next_state;】5.單選題：下列Moore型狀態(tài)機(jī)采用Verilog語言主控時序部分正確的是：

選項：

A、always@(posedgeclkornegedgereset)beginif(!reset)current_state＜=s0;elsecurrent_state＜=next_state;end

B、always@(posedgeclk)beginif(!reset)current_state＜=s0;elsecurrent_state＜=next_state;end

C、always@(posedgeclkt)if(reset)current_state＜=s0;elsecurrent_state＜=next_state;

D、always@(posedgeclkornegedgereset)if(reset)current_state＜=s0;elsecurrent_state＜=next_state;

答案：【always@(posedgeclkornegedgereset)beginif(!reset)current_state＜=s0;elsecurrent_state＜=next_state;end】6.單選題：下列編碼方式為一位熱編碼的是：

選項：

A、0000—0001—0010—0011

B、0001—0010—0100—1000

C、0000—1000—1100—1110

D、以上答案都正確

答案：【0001—0010—0100—1000】7.多選題：下列序列檢測器實現(xiàn)檢測序列為“11101000”，其verilog程序描述正確的是（）。

選項：

A、說明部分程序modulesequ_detect(//檢測序列11101000inputclk,inputreset_n,inputdata_in,outputcheck_flag);localparams0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7,s8=8;reg[3:0]c_st,next_st;

B、主控時序過程程序always@(posedgeclk,negedgereset_n)if(!reset_n)c_st＜=0;elsec_st＜=next_st;

C、主控組合過程程序always@*case(c_st)s0:if(data_in==1)next_st=s1;elsenext_st=s0;s1:if(data_in==1)next_st=s2;elsenext_st=s0;s2:if(data_in==1)next_st=s3;elsenext_st=s0;s3:if(data_in==0)next_st=s4;elsenext_st=s3;s4:if(data_in==1)next_st=s5;elsenext_st=s0;s5:if(data_in==0)next_st=s6;elsenext_st=s2;s6:if(data_in==0)next_st=s7;elsenext_st=s1;s7:if(data_in==0)next_st=s8;elsenext_st=s1;s8:if(data_in==0)next_st=s0;elsenext_st=s1;default:next_st=s0;endcase

D、輔助過程程序assigncheck_flag=(c_st==s8);endmodule

答案：【說明部分程序modulesequ_detect(//檢測序列11101000inputclk,inputreset_n,inputdata_in,outputcheck_flag);localparams0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7,s8=8;reg[3:0]c_st,next_st;;主控時序過程程序always@(posedgeclk,negedgereset_n)if(!reset_n)c_st＜=0;elsec_st＜=next_st;;主控組合過程程序always@*case(c_st)s0:if(data_in==1)next_st=s1;elsenext_st=s0;s1:if(data_in==1)next_st=s2;elsenext_st=s0;s2:if(data_in==1)next_st=s3;elsenext_st=s0;s3:if(data_in==0)next_st=s4;elsenext_st=s3;s4:if(data_in==1)next_st=s5;elsenext_st=s0;s5:if(data_in==0)next_st=s6;elsenext_st=s2;s6:if(data_in==0)next_st=s7;elsenext_st=s1;s7:if(data_in==0)next_st=s8;elsenext_st=s1;s8:if(data_in==0)next_st=s0;elsenext_st=s1;default:next_st=s0;endcase;輔助過程程序assigncheck_flag=(c_st==s8);endmodule】8.多選題：下列狀態(tài)機(jī)運(yùn)行過程中的說明，那些是正確的：

選項：

A、狀態(tài)機(jī)運(yùn)行過程中受多個時鐘控制

B、狀態(tài)機(jī)可以仿同步完成多條運(yùn)算和控制操作

C、狀態(tài)機(jī)的狀態(tài)數(shù)通常是有限的

D、狀態(tài)機(jī)能夠構(gòu)成性能良好的同步時序邏輯模塊

答案：【狀態(tài)機(jī)可以仿同步完成多條運(yùn)算和控制操作;狀態(tài)機(jī)的狀態(tài)數(shù)通常是有限的;狀態(tài)機(jī)能夠構(gòu)成性能良好的同步時序邏輯模塊】9.多選題：下列關(guān)于狀態(tài)機(jī)的主要結(jié)構(gòu)組成說明正確的是：

選項：

A、狀態(tài)機(jī)說明部分,包含狀態(tài)機(jī)轉(zhuǎn)換變量的定義和所有可能的狀態(tài)說明

B、主控時序過程，主要是負(fù)責(zé)狀態(tài)機(jī)運(yùn)轉(zhuǎn)和在時鐘驅(qū)動下負(fù)責(zé)狀態(tài)轉(zhuǎn)換的過程

C、主控組合過程，根據(jù)外部輸入信號確定對外輸出或?qū)?nèi)部其他組合和時許過程輸出進(jìn)行控制

D、輔助過程，用于配合狀態(tài)機(jī)工作的過程

答案：【狀態(tài)機(jī)說明部分,包含狀態(tài)機(jī)轉(zhuǎn)換變量的定義和所有可能的狀態(tài)說明;主控時序過程，主要是負(fù)責(zé)狀態(tài)機(jī)運(yùn)轉(zhuǎn)和在時鐘驅(qū)動下負(fù)責(zé)狀態(tài)轉(zhuǎn)換的過程;主控組合過程，根據(jù)外部輸入信號確定對外輸出或?qū)?nèi)部其他組合和時許過程輸出進(jìn)行控制;輔助過程，用于配合狀態(tài)機(jī)工作的過程】10.多選題：狀態(tài)機(jī)編碼的方式包括：

選項：

A、直接輸出型編碼

B、用宏定義語句定義狀態(tài)編碼

C、順序編碼

D、一位熱碼編碼

答案：【直接輸出型編碼;用宏定義語句定義狀態(tài)編碼;順序編碼;一位熱碼編碼】11.多選題：安全狀態(tài)機(jī)的設(shè)計方式包括：

選項：

A、狀態(tài)導(dǎo)引法

B、狀態(tài)編碼監(jiān)測法

C、借助EDA工具生成安全狀態(tài)機(jī)

D、硬件方式生成安全狀態(tài)機(jī)

答案：【狀態(tài)導(dǎo)引法;狀態(tài)編碼監(jiān)測法;借助EDA工具生成安全狀態(tài)機(jī)】12.多選題：AD0809狀態(tài)機(jī)程序中COM組合過程主要實現(xiàn)的兩個功能是：

選項：

A、時序控制功能

B、狀態(tài)譯碼功能

C、采樣控制功能

D、輸出鎖存功能

答案：【狀態(tài)譯碼功能;采樣控制功能】13.多選題：關(guān)于AD0809時序電平描述正確的是（）

選項：

A、START為轉(zhuǎn)換啟動控制信號，高電平有效

B、ALE為模擬信號輸入選通端口地址鎖存信號，上升沿有效

C、START有效以后，狀態(tài)信號EOC變?yōu)榈碗娖?/p>

D、轉(zhuǎn)換結(jié)束后，EOC轉(zhuǎn)為高電平

答案：【START為轉(zhuǎn)換啟動控制信號，高電平有效;ALE為模擬信號輸入選通端口地址鎖存信號，上升沿有效;START有效以后，狀態(tài)信號EOC變?yōu)榈碗娖?轉(zhuǎn)換結(jié)束后，EOC轉(zhuǎn)為高電平】14.多選題：以下哪些內(nèi)容是有限狀態(tài)機(jī)的性能優(yōu)勢：

選項：

A、高效的順序控制模型

B、容易利用現(xiàn)成的EDA工具進(jìn)行優(yōu)化

C、性能高速、穩(wěn)定

D、高可靠性能

答案：【高效的順序控制模型;容易利用現(xiàn)成的EDA工具進(jìn)行優(yōu)化;性能高速、穩(wěn)定;高可靠性能】15.單選題：針對一位熱碼編碼方式的特點，正常狀態(tài)只能有一個觸發(fā)器的狀態(tài)為1，可以在狀態(tài)機(jī)設(shè)計程序中加入對狀態(tài)編碼中1的個數(shù)是否大于1的監(jiān)測判斷邏輯。

選項：

A、正確

B、錯誤

答案：【正確】16.單選題：`define定義全局符號全量，可在不同的模塊中通用，定義語句放在module模塊語句外；parameter定義常量在模塊語句中，具有局部變量特征。

選項：

A、正確

B、錯誤

答案：【正確】17.單選題：Mealy型狀態(tài)機(jī)的組合過程結(jié)構(gòu)中的輸出信號是當(dāng)前狀態(tài)和當(dāng)前輸入的函數(shù)。

選項：

A、正確

B、錯誤

答案：【正確】18.單選題：下列關(guān)于5狀態(tài)的狀態(tài)機(jī)說明部分的程序是否正確parameter[2:0]s0=0,s1=1,s2=2,s3=3,s4=4;reg[2:0]current_state,next_state;

選項：

A、正確

B、錯誤

答案：【正確】19.單選題：狀態(tài)機(jī)主控時序過程是指負(fù)責(zé)狀態(tài)機(jī)運(yùn)轉(zhuǎn)和在時鐘驅(qū)動下負(fù)責(zé)狀態(tài)機(jī)轉(zhuǎn)換的過程。

選項：

A、正確

B、錯誤

答案：【正確】20.單選題：下面這段程序是否能夠?qū)崿F(xiàn)安全編碼：Parameters0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7;...s5:next_state=s0;S6:next_state=s0;S7:next_state=s0;default:beginnext_state=s0;

選項：

A、正確

B、錯誤

答案：【正確】21.單選題：序列檢測器只能是通過Moore型狀態(tài)機(jī)實現(xiàn)功能。

選項：

A、正確

B、錯誤

答案：【錯誤】22.單選題：序列檢測器檢測過程中正確碼的收到必須是連續(xù)的，要求序列檢測器必須記住前一次的正確碼及正確序列。

選項：

A、正確

B、錯誤

答案：【正確】23.單選題：下面關(guān)于序列檢測器的功能描述是否正確序列檢測器用于檢測一組或多組由二進(jìn)制碼組成的脈沖序列信號，當(dāng)序列檢測器連續(xù)收到一組二進(jìn)制碼后，如果該組碼與檢測器預(yù)先設(shè)置碼相同，則輸出1。

選項：

A、正確

B、錯誤

答案：【正確】24.單選題：AD0809一個完整的采樣周