本章要求：掌握基本門電路的邏輯功能、邏輯符號(hào)、真值表和邏輯表達(dá)式。了解TTL門電路、CMOS門電路的特點(diǎn);會(huì)用邏輯代數(shù)的基本運(yùn)算法則化簡(jiǎn)邏輯函數(shù);會(huì)分析和設(shè)計(jì)簡(jiǎn)單的組合邏輯電路;

理解加法器、編、譯等常用組合邏輯電路的工作原理和功能;學(xué)會(huì)數(shù)字集成電路的使用方法。第20章門電路和組合邏輯電路20.1

脈沖信號(hào)模擬信號(hào)數(shù)字信號(hào)1.

模擬信號(hào)電子電路中的信號(hào)模擬信號(hào)：隨時(shí)間連續(xù)變化的信號(hào)正弦波信號(hào)t三角波信號(hào)t處理模擬信號(hào)的電路稱為模擬電路。如整流電路、放大電路等，注重研究的是輸入和輸出信號(hào)間的大小及相位關(guān)系。在模擬電路中，晶體管三極管通常工作在放大區(qū)。2.

脈沖信號(hào)是一種躍變信號(hào)，并且持續(xù)時(shí)間短暫。尖頂波t矩形波t處理數(shù)字信號(hào)的電路稱為數(shù)字電路，它注重研究的是輸入、輸出信號(hào)之間的邏輯關(guān)系。在數(shù)字電路中，晶體管一般工作在截止區(qū)和飽和區(qū)，起開關(guān)的作用。脈沖信號(hào)正脈沖：脈沖躍變后的值比初始值高負(fù)脈沖：脈沖躍變后的值比初始值低如：0+3V0正脈沖-3V00+3V-3V負(fù)脈沖脈沖幅度

A脈沖上升時(shí)間tr脈沖下降時(shí)間tfA脈沖信號(hào)的部分參數(shù)：0.9A0.5A0.1AtptrtfT實(shí)際的矩形波脈沖寬度

tp脈沖周期T脈沖頻率f20.2

基本門電路及其組合20.2.1

邏輯門電路的基本概念邏輯門電路是數(shù)字電路中最基本的邏輯元件。所謂門就是一種開關(guān)，它能按照一定的條件去控制信號(hào)的通過或不通過。門電路的輸入和輸出之間存在一定的邏輯關(guān)系(因果關(guān)系)，所以門電路又稱為邏輯門電路?；具壿嬯P(guān)系為“與”、“或”、“非”三種下。面通過例子說明邏輯電路的概念及“與”、“或”、“非”的意義。220V+-邏輯表達(dá)式：Y

=A

?B“與”邏輯關(guān)系是指當(dāng)決定某事件的條件全部具備時(shí)，該事件才發(fā)生。設(shè)：開關(guān)斷開、燈不亮用邏輯“0”表示，開關(guān)閉合、燈亮用邏輯“1”表示。ABY000010100111Y1.“與”邏輯關(guān)系A(chǔ)

B狀態(tài)表BY220VA+2.“或”邏輯關(guān)系-邏輯表達(dá)式：Y

=A

+B“或”邏輯關(guān)系是指當(dāng)決定某事件的條件之一具備時(shí)，該事件就發(fā)生。狀態(tài)表ABY0000111011113.“非”邏輯關(guān)系狀態(tài)表AY0110Y220VA-邏輯表達(dá)式：Y

=A“非”邏輯關(guān)系是否定或相反的意思。+

R20.2.2

分立元件基本邏輯門電路門電路是用以實(shí)現(xiàn)邏輯關(guān)系的電子電路，與前面所講過的基本邏輯關(guān)系相對(duì)應(yīng)。門電路主要有：與門、或門、非門、與非門、或非門、異或門等。由電子電路實(shí)現(xiàn)邏輯運(yùn)算時(shí)，它的輸入和輸出信號(hào)都是用電位（或稱電平）的高低表示的。高電平和低電平都不是一個(gè)固定的數(shù)值，而是有一定的變化范圍。20.2

基本門電路及其組合電平的高低一般用“1”和“0”兩種狀態(tài)區(qū)別，若規(guī)定高電平為“1”，低電平為“0”則稱為正邏輯。反之則稱為負(fù)邏輯。若無特殊說明，均采用正邏輯。100VUCC高電平低電平1.

二極管“與”門電路(1)

電路0V0VVVV3V+U12VRDADB3V

A3V

BDC3V

C(2)

工作原理輸入A、B、C不全為“1”，輸出Y

為“0”。輸入A、B、C全為高電平“1”，輸出Y

為“1”。0VABCY00000010010001101000101011001111“與”門邏輯狀態(tài)表VY3V1.

二極管“與”門電路邏輯表達(dá)式：

Y=A

B

C(3)

邏輯關(guān)系：“與”邏輯即：有“0”出“0”，全“1”出“1”邏輯符號(hào)：

&ABCYABCY00000010010001101000101011001111“與”門邏輯狀態(tài)表2.

二極管“或”門電路(1)

電路VABCY00000011010101111001101111011111“或”門邏輯狀態(tài)表3VRDADC3V

A3V

BY3VDB3V

C-12V(2)

工作原理輸入A、B、C有一個(gè)為“1”，輸出Y

為“1”。輸入A、B、C全為低電平“0”，輸出Y

為“0”。2.

二極管“或”門電路邏輯表達(dá)式：Y=A+B+C(3)

邏輯關(guān)系：“或”邏輯即：有“1”出“1”，全“0”出“0”邏輯符號(hào)：ABC

>

1YABCY00000011010101111001101111011111“或”門邏輯狀態(tài)表3.

晶體管“非”門電路+UCC-UBBARKRBT(2)

邏輯表達(dá)式：Y=A(1)

電路RC

飽和Y

“0”“1”AY0110“非”門邏輯狀態(tài)表邏輯符號(hào)1AY1.

與非門電路“與”門&ABCY&ABC“與非”門邏輯表達(dá)式：

Y=A

B

C有“0”出“1”，全“1”出“0”ABCY00001111001100110101010111111110“與非”門邏輯狀態(tài)表1Y“非”門20.2.3

基本邏輯門電路的組合2.

或非門電路Y&ABC1Y20.2.3

基本邏輯門電路的組合“或”門ABC>

1ABCY00010010010001101000101011001110“或非”門邏輯狀態(tài)表“或非”門

邏輯表達(dá)式：Y=A+B+C有“1”出“0”，全“0”出“1”例：根據(jù)輸入波形畫出輸出波形ABY1Y2有“1”出“1”，全“0”出“01”&AB

Y1>

1ABY2ABCD&1&>1Y3.

與或非門電路20.2.3

基本邏輯門電路的組合邏輯表達(dá)式：Y=A·B+C·D&>1&YABCD邏輯符號(hào)20.3

TTL門電路(晶體管—晶體管邏輯門電路)TTL門電路是雙極型集成電路，與分立元件相比，具有速度快、可靠性高和微型化分立元件電路已被集成電路R3ABCR4R2R1T3T4T2+5VT1輸入級(jí)

中間級(jí)

輸出級(jí)20.3.1

TTL“與非”門電路1.

電路E2E3E1B等效電路C多發(fā)射極三極管T5YR3R5ABCR4R2R1T3T2+5VT1(1)

輸入全為高電平“1”(3.6V)時(shí)2.

工作原理T2、T5飽和導(dǎo)通鉗位2.1VE結(jié)反偏截止“0”(0.3V)負(fù)載電流（灌電流）輸入全高“1”,輸出為低“0”1VTR+UccT40.7V1.4VYR3R5ABCR4R2R1T34T2T12.

工作原理T2、T5截止負(fù)載電流T

（拉電流）(2)

輸入端有任一低電平“0”(0.3V)+5V(0.3V)“1”“0”輸入有低“0”輸出為高“1”流過E結(jié)的電流為正向電流5VVY

5-0.7-0.7=T35

.6VABCY00010011010101111001101111011110“與非”門邏輯狀態(tài)表邏輯表達(dá)式：

Y=A

B

CY

&ABC“與非”門有“0”出“1”“與非”邏輯關(guān)系全“1”出“0”74LS00（2輸入四門）、74LS20（4輸入二門）管腳排列示意圖U(a)(b)(1)

電壓傳輸特性：輸出電壓UO與輸入電壓Ui的關(guān)系。CD

E3.

TTL“與非”門特性及參數(shù)測(cè)試電路ABO1

2電壓傳輸特性1234i3

U

/VUO/V&+5VUiUoVVABCDE(2)TTL“與非”門的參數(shù)典型值0.3V，0.4V為合格輸出高電平電壓UOH典型值3.6V，2.4V為合格輸出低電平電壓UOL輸出高電平電壓UOH和輸出低電平電壓UOLUO/VO1

2

3電壓傳輸特性1234iU

/V扇出系數(shù)NO指一個(gè)“與非”門能帶同類門的最大數(shù)目，它表示帶負(fù)載的能力。對(duì)于TTL“與非”門NO

8。輸入高電平電流IIH和輸入低電平電流IIL當(dāng)某一輸入端接高電平，其余輸入端接低電平時(shí)，流入該輸入端的電流，稱為高電平輸入電流

IIH（A）。當(dāng)某一輸入端接低電平，其余輸入端接高電平時(shí)，流出該輸入端的電流，稱為低電平輸入電流

IIL（mA）。平均傳輸延遲時(shí)間tpd50%50%tpd12pt1

pt2pdt

tt

TTL的tpdtpd210ns

~

40ns，此值愈小愈好。輸入波形ui輸出波形uO20.3.2

三態(tài)輸出“與非”門當(dāng)控制端

為高電平“1”時(shí)，實(shí)現(xiàn)正常的“與非”邏輯關(guān)系Y=A?B“1”控制端E1.

電路D截止T5YR3R5ABR4R2R1T3T4T2+5VT120.3.2

三態(tài)輸出“與非”門“0”控制端DET5YR3R5AR4R2R1T3T4T2+5VT11.

電路導(dǎo)通1V1V當(dāng)控制端為低電平“0”時(shí)，輸出Y處于B開路狀態(tài)，也稱為高阻狀態(tài)。YABEEN表示任意態(tài)20.3.2

三態(tài)輸出“與非”門&

三態(tài)輸出“與非”狀態(tài)表ABEY0

高阻0011011110111110邏輯符號(hào)功能表E

1Y

ABE

0輸出高阻三態(tài)門應(yīng)用：可實(shí)現(xiàn)用一條總線分時(shí)傳送幾個(gè)不同的數(shù)據(jù)或控制信號(hào)。A1

B1：總線&A1B1&&“1”

E1A2B2“0”

E2A3B3“0”

E3ENENEN20.5

邏輯代數(shù)邏輯代數(shù)（又稱布爾代數(shù)），它是分析設(shè)計(jì)邏輯電路的數(shù)學(xué)工具。雖然它和普通代數(shù)一樣也用字母表示變量，但變量的取值只有“0”，“1”兩種，分別稱為邏輯“0”和邏輯“1”。這里“0”和“1”并不表示數(shù)量的大小，而是表示兩種相互對(duì)立的邏輯狀態(tài)。邏輯代數(shù)所表示的是邏輯關(guān)系，而不是數(shù)量關(guān)系。邏輯代數(shù)中基本運(yùn)算這是它與普通代數(shù)的本質(zhì)區(qū)別。邏輯乘（“與”運(yùn)算）邏輯加（“或”運(yùn)算）求

反（“非”運(yùn)算）1.

常量與變量的關(guān)系20.

5.

1

邏輯代數(shù)運(yùn)算法則A1

AA

0

0A

A

AA

0

AA

1

1A

A

A自等律0-1律律還原律互補(bǔ)律A

AA

A

1

A

A

02.

邏輯代數(shù)的基本運(yùn)算法則交換律A

B

B

A

A

B

B

A普通代數(shù)不適用！

A

A

AC

B

A

B

C2.

邏輯代數(shù)的基本運(yùn)算法則結(jié)合律(A

B)

C

A

(B

C

)(

A

B)

C

A(B

C

)分配律A(B

C

)

A

B

ACA

(B

C

)

(

A

B)

(

A

C

)證:

(

A

B)

(

A

C

)

A

A(C

B)

BC

A(1

C

B)

BC

A

BCA+1=1A

.A=A反演律A

B

A

BA

B

A

B列狀態(tài)表證明：ABABA

BA

BA

BA

B00011110101011111001001111000000吸收律A+AB

=

AA(A+B)

=A對(duì)偶式對(duì)偶關(guān)系：將某邏輯表達(dá)式中的與(?)換成或(+)，或(+)換成與(?)，得到一個(gè)新的邏輯表達(dá)式，即為原邏輯式的對(duì)偶式。若原邏輯恒等式成立，則其對(duì)偶式也成立。

A

B(

A

A)

A

BA+AB

=

A證明：A

AB

A

AB

AB（3）A

(

A

B)

A

B（4）A(

A

B)

AB對(duì)偶式（5）AB

(

AB

)

A（6）(

A

B)(

A

B

)

A對(duì)偶式20.

5.

2

邏輯函數(shù)的表示方法表示方法邏輯狀態(tài)表邏輯式邏輯圖卡諾圖下面舉例說明前三種表示方法。例：有一T形走廊，在相會(huì)處有一路燈,在進(jìn)入走廊的A、B、C三地各有控制開關(guān)，都能獨(dú)立進(jìn)行控制。任意閉合一個(gè)開關(guān)，燈亮；任意閉合兩個(gè)開關(guān)，燈滅；三個(gè)開關(guān)同時(shí)閉合，燈亮。設(shè)A、B、C代表三個(gè)開關(guān)（輸入變量）；Y代表燈（輸出變量）。設(shè)：開關(guān)閉合其狀態(tài)為“1”，斷開為“0”燈亮狀態(tài)為“1”，燈滅為“0”1.

列邏輯狀態(tài)表用輸入、輸出變量的邏輯狀態(tài)(“1”或“0”)以表格形式來表示邏輯函數(shù)。三輸入變量有八種組合狀態(tài)n輸入變量有2n種組合狀態(tài)ABCY000001010011100101110

1

1

1

01101001

2.

邏輯式用“與”“或”“非”等運(yùn)算來表達(dá)邏輯函數(shù)的表達(dá)式。(1)由邏輯狀態(tài)表寫出邏輯式取Y=“1”(或Y=“0”)列邏輯式取Y

=“1”一種組合中，輸入變量之間是“與”關(guān)系，對(duì)應(yīng)于Y=1，若輸入變量為

“1”，則取輸入變量本身(如A)；若輸入變量為“0”則取其反變量(如A

)。A

B

CY0000001101010110100110101

1

11

01

01

各組合之間是“或”關(guān)系Y

ABC

ABC

ABC

ABC2.

邏輯式反之，也可由邏輯式列出狀態(tài)表。ABCY000001010011100101110

1

1

1

01101001

ABC在n變量邏輯函數(shù)中，若m

為包含n個(gè)因子的乘積項(xiàng)，而且這n

個(gè)變量均以原變量或反變量的形式在m中出現(xiàn)一次，稱m為該組變量的最小項(xiàng)。例如：A、B、C三變量的最小項(xiàng)有ABC

ABC

ABC

ABC

ABC

ABC

ABC共8個(gè)最小項(xiàng)（23個(gè)）n

個(gè)變量共有2n個(gè)最小項(xiàng)最小項(xiàng)ABC

ABC

ABC

ABC

ABC

ABC

ABCABC若兩個(gè)最小項(xiàng)只有一個(gè)變量以原、反區(qū)別，稱它們邏輯相鄰。如ABC

ABABC

只有C

變量以原、反區(qū)別，具有相鄰性邏輯相鄰的項(xiàng)可以合并，消去一個(gè)因子。最小項(xiàng)有如下重要性質(zhì)：在輸入變量的任何取值下,必有一個(gè)最小項(xiàng),而且僅有一個(gè)最小項(xiàng)的值為1任意兩個(gè)最小項(xiàng)的乘積為0全體最小項(xiàng)之和為1具有相鄰性的兩個(gè)最小項(xiàng)之和可以合并成一項(xiàng)并消去一個(gè)因子ABC

ABC

ABC

ABC

ABC

ABC

ABCABC3.

邏輯圖YCBA1&&&&11>1CBAY

ABC

ABC

ABC

ABC20.

5.

3

邏輯函數(shù)的化簡(jiǎn)由邏輯狀態(tài)表直接寫出的邏輯式及由此畫出的邏輯圖，一般比較復(fù)雜；若經(jīng)過簡(jiǎn)化，則可使用較少的邏輯門實(shí)現(xiàn)同樣的邏輯功能。從而可節(jié)省器件，降低成本，提高電路工作的可靠性。利用邏輯代數(shù)變換，可用不同的門電路實(shí)現(xiàn)相同的邏輯功能?；?jiǎn)方法公式法卡諾圖法(2)應(yīng)用“與非”門構(gòu)成“或”門電由路邏輯代數(shù)運(yùn)算法則：AY&B&BAY&&&1.

用“與非”門構(gòu)成基本門電路(1)

應(yīng)用“與非”門構(gòu)成“與”門電路由邏輯代數(shù)運(yùn)算法則：Y

AB

ABY

A

B

A

B

A

B&YA(3)

應(yīng)用“與非”門構(gòu)成“非”門電路YBA&&&&Y

A(4)

用“與非”門構(gòu)成“或非”門由邏輯代數(shù)運(yùn)算法則：Y

A

B

A

B

A

B2.

應(yīng)用邏輯代數(shù)運(yùn)算法則化簡(jiǎn)（1）并項(xiàng)法應(yīng)用和A

A

1

AB

AB

A例1：化簡(jiǎn)Y

ABC

AB

C

AB

C

ABC

AC(B

B

)

AC

(B

B

)

AC

AC

A例：試用并項(xiàng)法化簡(jiǎn)下列邏輯函數(shù)：Y1

ABCD

ABCDY2

AB

ACD

AB

ACDY3

ABC

AC

BC解：Y1

ABCD

ABCD

A(BCD

BCD)

AY2

AB

ACD

AB

ACD

A(B

CD)

A(B

CD)

B

CDY3

ABC

AC

BC

ABC

(

A

B)C

(

AB)C

(

A

B)C

(

AB)C

(

AB)C

C（2）配項(xiàng)法例2：化簡(jiǎn)Y

AB

A

C

BC

AB

A

C

BC

(

A

A)

AB

ABC

A

C

ABC

AB

A

C應(yīng)用B

B(

A

A),將A

A與某乘積項(xiàng)相乘，后展開，合并化簡(jiǎn)例3：化簡(jiǎn)（3）加項(xiàng)法Y

ABC

A

BC

ABC

ABC

A

BC

ABC

ABC

BC

AC（4）吸收法利用A

AB

A可將AB項(xiàng)消去。利用A

A

A加入相同項(xiàng)后，合并化簡(jiǎn)。)(ABDCBAADY

)(BCBA

A1Y2

AB

AB

C

ABD

AB(C

D)

AB

AB

C

D

(C

D)

AB

A

BC

BC吸收

A

BCAB

A

BA

AB

A

B例4：化簡(jiǎn)Y

AB

AC

BC

A(B

C

)

BC例5：化簡(jiǎn)

ABC

A

BC

CD

AB

BD

AB

A

BC

CD

BD

AB

BC

CD

BD

AB

CD

B(C

D)

AB

CD

BCDY

ABC

AB

D

ABC

CD

BD

ABC

A

BC

CD

B(

AD

D)吸收吸收吸收

AB

CD

B

B

CD吸收20.

6

組合邏輯電路的分析與綜合組合邏輯電路：任何時(shí)刻電路的輸出狀態(tài)只取決于該時(shí)刻的輸入狀態(tài)，而與該時(shí)刻以前的電路狀態(tài)無關(guān)。組合邏輯電路框圖XnX1X2Y1Y2Yn.

.

.組合邏輯電路輸入輸出20.

6.

1

組合邏輯電路的分析已知邏輯電路確定邏輯功能分析步驟：由邏輯圖寫出輸出端的邏輯表達(dá)式運(yùn)用邏輯代數(shù)化簡(jiǎn)或變換列邏輯狀態(tài)表分析邏輯功能例1：分析下圖的邏輯功能(1)

寫出邏輯表達(dá)式Y(jié)

=

Y2

Y3=

A

.AB

A.BB..A

.BAB

.A

.BY1A

.BAB&&&&YY3Y2(2)

應(yīng)用邏輯代數(shù)化簡(jiǎn)B.Y

=

A

A.

B

A.B=

AB+AB反演律=

A

(A+B)

+B

(A+B)..=

A

.AB

+B

A.B=

A

.AB

+B

A.B反演律(3)

列邏輯狀態(tài)表Y=

AB

+AB=A

B邏輯式(4)

分析邏輯功能輸入相同輸出為“0”，輸入相稱為“異或”邏輯關(guān)系。這種門。=1ABY邏輯

號(hào)ABY000011101110例2：分析下圖的邏輯功能A

.B(1)

寫出邏輯式

Y

=AB

.ABA?B化簡(jiǎn)AB=

AB+AB&&11ABY&(2)

列邏輯狀態(tài)表Y=

AB

+AB(3)

分析邏輯功能輸入相同輸出為“1”,輸入為“判一致電路”(“同或門”)入端的狀態(tài)是否相同。邏輯式=1Y=A

B

=A

BABABY001010100111Y&&1B&AC101AA=AC

+BC寫出邏輯式：Y=AC?BC設(shè)：C=1例3：分析下圖的邏輯功能打開選通A信號(hào)

BY&&1BA&C011設(shè)：C=0選通B信號(hào)打開例3：分析下圖的邏輯功能B=AC

+BC寫出邏輯式：Y=AC?BC20.

6.

2

組合邏輯電路的設(shè)計(jì)根據(jù)邏輯功能要求邏輯電路設(shè)計(jì)設(shè)計(jì)步驟如下：由邏輯要求，列出邏輯狀態(tài)表由邏輯狀態(tài)表寫出邏輯表達(dá)式簡(jiǎn)化和變換邏輯表達(dá)式畫出邏輯圖例1：設(shè)計(jì)一個(gè)三人(A、B、C)表決電路。每人有一按鍵，如果贊同，按鍵，表示“1”；如不贊同，不按鍵，表示“0”。表決結(jié)果用指示燈表示，多數(shù)贊同，燈亮為“1”，反之燈不亮為“0”。列邏輯狀態(tài)表寫出邏輯表達(dá)式取Y=“1”(或Y=“0”)列邏輯式取Y=“1”對(duì)應(yīng)于Y=1，若輸入變量為

“1”，則取輸入變量本身(如A)；若輸入變量為“0”則取其反變量(如A

)。ABCY0000010100111001011101

1

1

00010111

(3)用“與非”門構(gòu)成邏輯電路在一種組合中，各輸入變量之間是“與”關(guān)系各組合之間是“或”關(guān)系

Y

ABC

AB

C

A

B

C

A

B

CY

AB

BC

AC

AB

C

(

A

B)ABCY0000010100111001011101

1

1

00010111

Y

AB

BC

AC

AB

BC

AC三人表決電路Y

AB.

BC.

AC&1&1ABCY&&&&ABCYY

AB

C

(

A

B)例2：設(shè)計(jì)一個(gè)三變量奇偶檢驗(yàn)器。要求:當(dāng)輸入變量A、B、C中有奇數(shù)個(gè)同時(shí)為“1”時(shí)，輸出為“1”，否則為“0”。用“與非”門實(shí)現(xiàn)。ABCY0000010100111001011101

1

1

01101001

Y

ABC

ABC

ABC

ABC

ABC

A

BC

AB

C

A

BC(3)

用“與非”門構(gòu)成邏輯電路

解：(1)

列邏輯狀態(tài)表(2)

寫出邏輯表達(dá)式Y(jié)

ABC

ABC

ABC

ABC(4)

邏輯圖Y1

C0

A01111&&&&&&&&1010

B例

3:

某工廠有A、B、C三個(gè)車間和一個(gè)自備電站，站內(nèi)有兩臺(tái)發(fā)電機(jī)G1和G2。G1的容量是G2的兩倍。如果一個(gè)車間開工，只需G2運(yùn)行即可滿足要求；如果兩個(gè)車間開工，只需G1運(yùn)行，如果三個(gè)車間同時(shí)開工，則G1和G2均需運(yùn)行。試畫出控制G1和G2運(yùn)行的邏輯圖。(1)

根據(jù)邏輯要求列狀態(tài)表首先假設(shè)邏輯變量、邏輯函數(shù)取“0”、“1”的含義。設(shè)：A、B、C分別表示三個(gè)車間的開工狀態(tài)：開工為“1”，不開工為“0”；G1和G2運(yùn)行為“1”，不運(yùn)行為“0”。間開工，只需G

運(yùn)行即可2滿足要求；如果兩個(gè)車間開工，只需G1運(yùn)行，如果三個(gè)車間同時(shí)開工，則G1和G2均需運(yùn)行。開工“1”不開工運(yùn)行“1”不運(yùn)行“0”“0”(1)

根據(jù)邏輯要求列狀態(tài)表邏輯要求：如果一個(gè)車ABCG1

G20000000101010010111010001101101101011111(2)

由狀態(tài)表寫出邏輯式G1

ABC

ABC

ABC

ABCG2

A

BC

ABC

ABC

ABCG

AB

BC

AC(3)

化簡(jiǎn)邏輯式可得：ABCG1G20000

0

0

1

0

0

1

0

00111

1

0

0

010111101

1

1

1

1

01101001

1G2

A

BC

ABC

ABC

ABC(4)

用“與非”門構(gòu)成邏輯電路G1

AB

BC

AC

AB

BC

ACG2

ABC

ABC

ABC

ABC(5)

畫出邏輯圖A

BCA

BC&&&&&&&&&G1G220.7

加法器在數(shù)字電路中，常用的組合電路有加法器、編

、譯

、數(shù)據(jù)分配器和多路選擇器等。下面幾節(jié)分別介紹這幾種典型組合邏輯電路的基本結(jié)構(gòu)、工作原理和使用方法。20.

7

.1

二進(jìn)制十進(jìn)制：0~9十個(gè)數(shù)碼，“逢十進(jìn)一”。在數(shù)字電路中，為了把電路的兩個(gè)狀態(tài)(“1”態(tài)和“0”態(tài))與數(shù)碼對(duì)應(yīng)起來，采用二進(jìn)制。二進(jìn)制：0，1兩個(gè)數(shù)碼，“逢二進(jìn)一”。進(jìn)位如：11+0

0

00

0

11

10

1

0

0不考慮低位來的進(jìn)位半加器實(shí)現(xiàn)加法器:

實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的電路要考慮低位來的進(jìn)位全加器實(shí)現(xiàn)20.

7.

2

半加器B兩個(gè)輸入表示兩個(gè)同位相加的數(shù)半加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，不考慮來自低位的進(jìn)位。半加器：A兩個(gè)輸出表示半加和表示向的進(jìn)位SC邏輯符號(hào)：ABSCCO半加器邏輯狀態(tài)表邏輯表達(dá)式S

AB

AB

A

B邏輯圖&=1ABSCC

ABABSC000001101010110120.

7.

3

全加器輸入Ai表示兩個(gè)同位相加的數(shù)BiCi-1表示低位來的進(jìn)位輸出表示本位和表示向的進(jìn)位SiCi邏輯符號(hào)：全加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，且考慮來自低位的進(jìn)位。全加器：AiBiCi-1SiCiCI

CO(1)

列邏輯狀態(tài)表(2)

寫出邏輯式Si

Ai

BiCi1

Ai

BiCi1

Ai

BiCi1

Ai

BiCi1

Ai

Bi

Ci1Ci

Ai

BiCi1

Ai

BiCi1

Ai

BiCi1

Ai

BiCi1

BiCi1

AiCi1

Ai

BiAi

BiCi-1Si

Ci0000000110010100110110010101011

1

11

01

01

11

Ci

Ai

Bi

BiCi1

AiCi1Si

Ai

Bi

Ci1邏輯圖&=1>1CiSiAi

Bi

Ci-1&&20.8

編把二進(jìn)制碼按一定規(guī)律編排，使每組代碼具有一特定的含義，稱為編碼。具有編碼功能的邏輯電路稱為編

。n位二進(jìn)制代碼有2n種組合，可以表示2n個(gè)信息。要表示N個(gè)信息所需的二進(jìn)制代碼應(yīng)滿足2n

N20.

8.

1

二進(jìn)制編將輸入信號(hào)編成二進(jìn)制代碼的電路。2n個(gè)n位編高低電平信號(hào)二進(jìn)制代碼例：設(shè)計(jì)一個(gè)編

，滿足以下要求：將I0、I1、…I7

8個(gè)信號(hào)編成二進(jìn)制代碼。編

每次只能對(duì)一個(gè)信號(hào)進(jìn)行編碼，不允許兩個(gè)或兩個(gè)以上的信號(hào)同時(shí)有效。設(shè)輸入信號(hào)高電平有效。解：分析要求：輸入有8個(gè)信號(hào)，即N=8，根據(jù)2n

N的關(guān)系，即n=3，即輸出為三位二進(jìn)制代碼。000001010011100101110111I0I1I2I3I4I5I6I7(2)

列編碼表：輸入

輸

出

Y2

Y1

Y0(3)

寫出邏輯式并轉(zhuǎn)換成“與非”式Y(jié)2

=

I4+

I5+

I6

+I7

=

I4+

I5+

I6+

I7=

I4.

I5

.

I6.

I7Y1

=

I2+I3+I6+I7

=

I2

+

I3

+

I6+

I7=

I2

.

I3

.

I6.

I7Y0

=

I1+

I3+

I5+

I7

=

I1+

I3+

I5+

I7=

I1

.

I3

.

I5

.

I7(4)

畫出邏輯圖10000000111I7I6

I5

I4

I3I2

I1&&&1111111Y2Y1Y0將十進(jìn)制數(shù)0~9

編成二進(jìn)制代碼的電路20.

8.

2

二–十進(jìn)制編表示十進(jìn)制數(shù)4位10個(gè)編高低電平信號(hào)二進(jìn)制代碼列編碼表：四位二進(jìn)制代碼可以表示十六種不同的狀態(tài)，其中任何十種狀態(tài)都可以表示0~9十個(gè)數(shù)碼，最常用的是8421碼。8421BCD碼編碼表9

(I9)輸入0

(I0)輸出Y3

Y2

Y1

Y00

0

0

01

(I1)00012

(I2)00103

(I3)00114

(I4)01005

(I5)01016

(I6)01107

(I7)01118

(I8)10001

0

0

1寫出邏輯式并化成“或非”門和“與非”門Y3

=

I8+I9=I4

+

I6

.I5

+I7Y2

=

I4+I5

+I6

+I7=

I

+I.I

+I

I.

+I1

9

3

7

5

7Y1

=

I2+I3

+I6

+I7

=I2

+

I6

.I3

+I7Y0

=

I1+I3

+I5

+I7

+I911101011&&&>

1>

1>

1>

1>

1>

1I10I20I30I41I9

I8

I7

I6

I50

0

0

0

0畫出邏輯圖Y3Y21Y10Y00法二：Y3

I8

I9

I8

.I9Y2

I4

I5

I6

Y1

I2

I3

I6

31

I5

I7

I9I

I5

I7

I90

1十鍵8421碼編的邏輯圖&Y3&Y2&Y1&Y0I0

I1

I2

I3

I4

I5I6

I7

I8

I9+5V1K×10S0

S1

S20

1

2

3

4

5

67

8

9S3

S4

S5

S6

S7

S8

S9001100當(dāng)有兩個(gè)或兩個(gè)以上的信號(hào)同時(shí)輸入編碼電路，電路只能對(duì)其中一個(gè)優(yōu)先級(jí)別高的信號(hào)進(jìn)行編碼。即允許幾個(gè)信號(hào)同時(shí)有效，但電路只對(duì)其中優(yōu)先級(jí)別高的信號(hào)進(jìn)行編碼，而對(duì)其它優(yōu)先級(jí)別低的信號(hào)不予理睬。20.

8.

3

優(yōu)先編74LS147編功能表輸入(低電平有效)輸出(8421反碼)I9

I8

I7

I6

I5

I4

I3

I2

I1Y3

Y2

Y1

Y01

1

1

1

1

1

1

1

10

1

0

1

1

0

1

1

1

0

1

1

1

1

0

1

1

1

1

1

0

1

1

1

1

1

1

0

1

1

1

1

1

1

1

0

1

1

1

1

1

1

1

1

01

1

1

10

1

1

00

1

1

11

0

0

01

0

0

11

0

1

01

0

1

11

1

0

01

1

0

11

1

1

0例:74LS147集成優(yōu)先編(10線-4線)低電平有效I4

I5

I6

I7

I8

Y2

Y74LS147引腳圖C