/課程設計任務書學生姓名：專業(yè)班級:電子科學與技術0803班指導教師：工作單位：信息工程學院題目:巴克碼檢測器課題要求：(1)學會在QｕartuｓⅡ環(huán)境中運用VＨDL語言設計方法構建具有一定邏輯功能的模塊,并能運用圖形設計方法完成頂層原理圖的設計。（2）掌握巴克碼檢測器的主要功能與在ＣPＬD中的實現(xiàn)方法。課題內(nèi)容:（1）設計一個七位巴克碼（X111０010)代碼檢測器，當識別到一組代碼時，輸出一個高電平脈沖。（２）運用QuartusⅡ軟件中的仿真功能對所設計的巴克碼檢測器的各個模塊及頂層電路的功能進行仿真分析。時間安排：學習VＨDＬ語言的概況第1天學習ＶＨＤL語言的基本知識第2、3天學習VＨＤL語言的應用環(huán)境，調(diào)試命令第4、5天課程設計第6-9天答辯第10天指導教師簽名：年月日系主任(或責任教師)簽名：年月日目錄TOＣ＼o”1—３＂\h\z\uＨＹPERLINＫ摘要?PAGEREＦ_Toｃ2８３367６92＼ｈIHＹＰEＲLINK\ｌ”_Tｏc2８３３67６93”Ａｂｓtｒaｃｔ ＰAGERＥＦ_Toc２８33676９3\hＩIHＹＰERＬINK\ｌ＂_Tｏc２83367694＂１緒論?PAGEREF＿Toc283３6７694\ｈ1HYPERＬINＫ＼ｌ”_Tｏc283367695”2巴克碼簡介 ＰAGEREF_Tｏc283３67６95\ｈ2ＨYPERＬINＫ＼l"＿Ｔoc2833６7６9６”3QuaｒtｅrsⅡ設計軟件介紹 PＡGEＲEＦ_Tｏc2833６７696\h3HYPEＲLＩNK＼l"_Toｃ２83367６97”3.1VHDL發(fā)展史及特點 PAGＥREF_Tｏc283３6７697\h３HYＰERＬINK＼l＂_Toc283３6７698"3.2QuａrtersⅡ應用 PAGEREF＿Toc２83３６7698\ｈ4HＹPERLＩNK\ｌ"＿Ｔoc２833６7６９９＂４方案選擇及論證?ＰＡGＥＲＥF_Toｃ２833６7６99\h6ＨＹPERLINK\l＂_Ｔoc2833６77０0"5設計原理 PAGEREＦ_Toc28３3６77０0\h７ＨYPERLＩNK\l＂_Ｔoc283367701"5。1巴克碼發(fā)生器 ２8336７7０1\h７HＹPERLIＮK＼l”_Ｔoc2８3367702”5.2巴克碼檢測器?ＰAGERＥF＿Toc2８３367７０2\h９ＨYPERLIＮK\l”_Ｔoc２83３67７03"6編譯與仿真?PＡＧERＥF_Tｏｃ2833６77０3\h１36.1程序編譯?PAGＥＲEF_Toc2833６７７０4\h1３HＹＰEＲLINK\l＂＿Toｃ283367705"６。2實驗仿真 PＡGEREF＿Ｔoｃ２833６７7０５\h１8ＨYPERＬINK７小結(jié)?PAGEREF_Ｔoc２83367706\h2０HYPERLINK\l＂_Toｃ２83３6７7０7”參考文獻: PAＧEＲEF_Ｔoc２833６7７07＼ｈ21摘要設計一個七位巴克碼（X1110010)代碼檢測器,當識別到一組代碼時，輸出一個高電平脈沖.AｂstractThｉsｃｏurｓeisdesｉgｎedusingQUＡRＴEＲＳⅡdesignasevenbuckcode（X111001０）codedetectoｒ，ｗhentoｒｅｃogniｚeaｓetofcｏｄe,andtｈｅｏuｔputpuｌseahighｌevel。Buckcoｄeｉsｍaｉnｌyusedforcommunｉcatioｎsystemofframesｙｎchronｉｚatiｏｎ,ｃhaｒacteriｚｅdｂｙaｓｈarpauｔocorrelation，ｆaｃｉliｔａt(yī)eanｄｒandｏmdｉgitaｌｉｎforｍatiｏｎtodiｓtiｎguiｓh,eａsytoidentiｆy,appeartｈｅpossibｉlityofpｓｅudosynchｒonoussmall.Ｂｕcｋcodeｉsoｎekindhasｔhesｐｅciallawoｆbｉnaryｃｏdｅgroｕp,itisaｎｏn—ｐeriodｉｃsequｅnｃe.Keｙwordｓ:ＱUＡRTＥRSⅡ，buｃkyards,siｇnaｌtesｔer,seｑｕｅnce１緒論２巴克碼簡介3QｕaｒｔeｒsⅡ設計軟件介紹３。１VＨＤL發(fā)展史及特點VＨＤＬ誕生于19８2年。隨后各ＥDA公司相繼推出了自己的VＨＤL設計環(huán)境，或宣布自己的設計工具可以和ＶＨＤL接口。此后VHDL在電子設計領域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。199３年,IEＥＥ對VHDＬ進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VＨＤL的內(nèi)容，公布了新版本的VＨDL,即IEEＥ標準的1076—1９9３版本，(簡稱93版）?，F(xiàn)在，ＶHＤＬ和Verilog作為IＥＥE的工業(yè)標準硬件描述語言，又得到眾多ＥDA公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言。有專家認為，在新的世紀中，VHDL于Verilｏg語言將承擔起大部分的數(shù)字系統(tǒng)設計任務。VHDL的英文全寫是：VHSIC（VｅｒｙHｉghSpeeｄInｔegratedCircuiｔ）ＨaｒｄwａreDescｒipｔionｇLanｇuaｇe．翻譯成中文就是超高速集成電路硬件描述語言.因此它的應用主要是應用在數(shù)字電路的設計中。目前，它在中國的應用多數(shù)是用在FＰGＡ/CPLＤ/EPLD的設計中。當然在一些實力較為雄厚的單位,它也被用來設計ASIC.VHDＬ主要用于描述數(shù)字系統(tǒng)的結(jié)構，行為，功能和接口。除了含有許多具有硬件特征的語句外,VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言.VHDＬ語言特點(１)VＨDＬ語言功能強大、設計靈活。VHDL具有功能強大的語言結(jié)構，可以用簡潔明確的源代碼來描述復雜的邏輯控制。它具有多層次的設計描述功能,層層細化，最后可直接生成電路級描述。VHDL支持同步電路、異步電路和隨機電路的設計，這是其他硬件描述語言雖不能比擬的.VHDL還支持各種設計方法,既支持自底向上的設計，又支持自頂向下的設計；既支持模塊化設計,又支持層次化設計。(2)支持廣泛、易于修改。由于VHDL已經(jīng)成為IEＥE標準所規(guī)范的硬件描述語言,目前大多數(shù)ＥDA工具幾乎都支持VHDＬ，這為ＶHDＬ的進一步推廣和廣泛應用奠定了基礎.在硬件電路設計過程中，主要的設計文件是用VHDL編寫的源代碼，因為VHDL易讀和結(jié)構化,所以易于修改設計.（３）強大的系統(tǒng)硬件描述能力。ＶHＤＬ具有多層次的設計描述功能，既可以描述系統(tǒng)級電路,又可以描述門級電路。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構描述，也可以采用三者混合的混合級描述.另外,VＨDL支持慣性延遲和傳輸延遲，還可以準確地建立硬件電路模型。VHＤL支持預定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設計人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。（4）獨立于器件的設計、與工藝無關。設計人員用VＨＤＬ進行設計時,不需要首先考慮選擇完成設計的器件,就可以集中精力進行設計的優(yōu)化。當設計描述完成后，可以用多種不同的器件結(jié)構來實現(xiàn)其功能。（5)很強的移植能力。VHDＬ是一種標準化的硬件描述語言,同一個設計描述可以被不同的工具所支持，使得設計描述的移植成為可能.（6）易于共享和復用.VHＤL采用基于庫(Librarｙ）的設計方法，可以建立各種可再次利用的模塊。這些模塊可以預先設計或使用以前設計中的存檔模塊,將這些模塊存放到庫中,就可以在以后的設計中進行復用,可以使設計成果在設計人員之間進行交流和共享，減少硬件電路設計.（7）VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設計早期就能查驗設計系統(tǒng)的功能可行性，隨時可對設計進行仿真模擬。（8）ＶHDＬ語句的行為描述能力和程序結(jié)構決定了他具有支持大規(guī)模設計的分解和已有設計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。對于用VHDL完成的一個確定的設計,可以利用EＤA工具進行邏輯綜合和優(yōu)化，并自動的把VHDL描述設計轉(zhuǎn)變成門級網(wǎng)表。(9）VHＤL對設計的描述具有相對獨立性,設計者可以不懂硬件的結(jié)構，也不必管理最終設計實現(xiàn)的目標器件是什么,而進行獨立的設計.總之，由于VHDL語言有這么多優(yōu)點和特點，因此它被廣泛的應用在電路系統(tǒng)的設計和器件的設計仿真中.3。２QuartersⅡ應用QｕａｒtersⅡ是Altｅrａ公司推出的新一代開發(fā)軟件,適合于大規(guī)模邏輯電路設計,是Altｅｒa公司的第4代可編程邏輯器件集成開發(fā)環(huán)境,提供了從設計輸入到器件編程的全部功能，與Ｍaｘ+ｐlusⅡ相比，QｕａｒterｓⅡ設計軟件增加了網(wǎng)絡編輯功能，提升了調(diào)試能力，解決了潛在的設計延遲，同時其強大的設計能力和直觀易用的接口，受到數(shù)字系統(tǒng)設計者的普遍歡迎。QuａｒｔerｓⅡ開發(fā)系統(tǒng)具有以下主要特點:ＱuaｒtersⅡ可以產(chǎn)生并識別EDIＦ網(wǎng)表文件、VHDL網(wǎng)表文件和VerilogHDL網(wǎng)表文件，為第三方EDA工具提供了方便的接口。QｕａｒtersⅡ支持一個工作組環(huán)境下的設計要求，包括支持基于Inteｒnｅｔ的協(xié)作設計，與Cadence，ExeｍplarLｏgｉc，MentorGrapｈｉcs，Synoｐsys和Synplicity等EDA供應商的開發(fā)工具相兼容。QｕartｅrsⅡ作為一種設計環(huán)境，除支持Aｌｔera的APＥX２0ＫE，APEX20KC,AＰEＸⅡ，ＡRM的Ｅxcaliｂuｒ嵌入式處理器方案,Mercury,ＦLＥX1０KＥ和ACＥＸ1K之外,還支持MAX３000A和ＭAＸ7００0系列乘積項器件。ＱuaｒterｓⅡ增加了一個新的快速適配編譯選項,可縮短50％的編譯時間.快速適配功能保留了最佳性能的設置,加快了編譯過程,編譯速度更快，對設計性能的影響最小[3]境，或宣布自己的設計工具可以和VHDL接口.此后ＶＨDＬ在電子設計領域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。QuａｒtersⅡ設計軟件界面如圖３.１所示. 圖3.1QuartersⅡ設計軟件界面4方案選擇及論證方案一:在狀態(tài)連續(xù)變化的數(shù)字系統(tǒng)設計中,采用狀態(tài)機的設計思想有利于提高設計效率,增加程序的可讀性，減少錯誤的發(fā)生幾率.同時,狀態(tài)機的設計方法也是數(shù)字系統(tǒng)中一種常用的設計方法，其輸出僅僅是當前狀態(tài)值的函數(shù)，并且在時鐘上升沿到來時才發(fā)生變化。米立機的輸出則是當前狀態(tài)值、當前輸出值和當前輸入值的函數(shù)。本實驗要從一串二進制碼中檢測出一個已預置的7位二進制碼，每增加一位二進制相當于增加一個狀態(tài)，用7個狀態(tài)可以實現(xiàn).方案二：利用移位寄存器實現(xiàn)序列檢測：上面檢測的原理是:逐位檢測，的那個檢測到信號時則轉(zhuǎn)入下一個狀態(tài)。這種檢測的原理清晰，但缺點是當檢測到序列比較長時就非常麻煩，而且檢測的靈活性差。利用移位寄存器能實現(xiàn)簡便快速,可移植的序列檢測器。通過比較可以看出方案一比較容易實現(xiàn)，因此本次課程設計我選擇的是方案一。５設計原理序列檢測器可用于檢測一組或多組由二進制碼組成的脈沖序列信號,當序列檢測器連續(xù)收到一組串行二進制碼后,如果這組碼與檢測器中預先設置的碼相同，則輸出1,否則輸出0。由于這種檢測的關鍵在于正確碼的收到必須是連續(xù)的,這就要求檢測器必須記住前一次的正確碼及正確序列，直到在連續(xù)的檢測中所收到的每一位碼都與預置數(shù)的對應碼相同.在檢測過程中，任何一位不相等都將回到初始狀態(tài)重新開始檢測.在本次設計中首先要設計一個巴克碼發(fā)生器，然后再設計巴克碼檢測器.５.1巴克碼發(fā)生器發(fā)生器原理：N位觸發(fā)器構成的計數(shù)器可產(chǎn)生M個代碼。原理圖:圖5.１巴克碼發(fā)生器原理圖當計數(shù)脈沖不斷進入由Q3Q2Q1組成的三位二進制異步計數(shù)器時,３-8譯碼器的８個輸出經(jīng)反相器后順序輸出高電平。其中五路信號經(jīng)“或非”后再和其中3路“或",在Y端便可順序產(chǎn)生1１00０1０0代碼序列。代碼序列發(fā)生：ｌibｒａryieee;useiｅee.sｔd_logｉc_116４.ａll;useiｅee。std＿logic＿uｎｓigｎed.ａll；enｔitybaｋ1iｓpｏrt(?ｃlk，resｅt:inｓtd＿lｏｇic;??dout:ｏutstd_ｌogic）；endbak１；arcｈitectureaoｆｂak１ｉs ｓignaｌcoｕnｔ:std_logiｃ_vectｏｒ（2doｗnto0）;?signaltmｐ1:ｓｔd_logic；begindout〈＝ｔｍp１； ｐrｏcess（ｃｌk，rｅset) begin??ifrｅseｔ＝'０'tｈen ?coｕnｔ＜=(others＝＞＇0＇)； ?elｓｉfrｉsiｎg_ｅdge(clk)then ?couｎt〈=cｏunt＋1；? ?caｓecouｎｔｉs? ?ｗｈｅn”０00”=>tｍｐ1<=’1'； ?ｗhen”00１"=>tｍp1〈＝’1’;? ｗhen"０10”=〉tmp1<=’1’;?? ?wheｎ"01１＂＝>tmp1〈=＇0＇; ?? wheｎ”10０”=〉tmp1<='0＇; ｗhen"101＂=>ｔｍｐ1<='1’；?? ?ｗhen＂110"=>tmp1〈=’0’；?? ?whｅn＂111＂=＞tmp1<＝＇1'；? ?whenotheｒｓ=＞ｔmｐ１〈='0’; ?endcase;? endif；?eｎdprocess;eｎda;5。2巴克碼檢測器序列檢測器可用于檢測一組或多組由二進制碼組成的脈沖序列信號，當序列檢測器連續(xù)收到一組串行二進制碼后,如果這組碼與檢測器中預先設置的碼相同,則輸出1,否則輸出0。由于這種檢測的關鍵在于正確碼的收到必須是連續(xù)的,這就要求檢測器必須記住前一次的正確碼及正確序列,直到在連續(xù)的檢測中所收到的每一位碼都與預置數(shù)的對應碼相同。在檢測過程中,任何一位不相等都將回到初始狀態(tài)重新開始檢測。圖5.２巴克碼檢測器狀態(tài)圖用狀態(tài)機設計的巴克碼檢測器總設計程序如下所示：libraryiｅｅe；useｉeee.std_ｌogｉｃ_116４。all；uｓｅieee.sｔｄ＿logic_arｉｔh.all;usｅiｅee.stｄ＿lｏgic_uｎsigned．a(chǎn)ll；eｎｔiｔycrｅateisｐｏrｔ(CLＲ：iｎｓtd＿lｏgic；ＣＬK_1Ｓ：ｉnstd_loｇiｃ;SIG_OUT:outsｔd_logiｃ;CＯDE:instd_loｇic＿ｖecｔｏr（6downto0）)；endeｎtity；ａrchiteｃtｕrebehavｅofｃreａｔeｉstｙpestａｔesis(ｓｔ0,ｓt1，st2,st３,sｔ4，st５，st6,ｓt7)；signalｃｕｒrent_state:ｓｔates;begiｎproｃess(ＣＬK_1S,CＬR，CＯDE）ｂｅｇinifＣLR=’０'ｔｈenｃurrｅｎt_stａｔe<=st0；SIG_OＵT〈＝'０＇;elsifrising_edge(CLＫ_1S)tｈenｃａsecuｒrent＿staｔeｉｓwhenst0=〉ＳIＧ_ＯUＴ<＝CＯＤE（0）；currｅnt_ｓtate<=st1；whenst1=〉SIG_OUT<=CODE(1)；current_state〈=st2；whｅnst2＝〉SIＧ＿OUT<=CODE（2)；cｕrrenｔ_ｓｔate<＝st3;ｗhenst3=>SＩＧ_OUT＜=CＯDE(3）;current＿statｅ<=st4;ｗhensｔ4=＞ＳIG＿OUT<=CODE(４);curreｎｔ_sｔatｅ〈=st５;wheｎｓｔ5=〉SIＧ_OＵT＜=ＣODE（5）;cuｒｒent＿stａt(yī)e〈=ｓt6;whensｔ6＝>SIG_OUT<＝CODＥ（6）；ｃｕrreｎt_sｔａｔe〈=st7;ｗhensｔ7=>ＳＩG_ＯUT〈=’0＇;cｕrreｎt_ｓtate＜＝st0;wheｎｏtheｒs=〉cuｒrent＿state＜＝st０；enｄcase；enｄif;endpｒｏｃess；ｅndbｅｈavｅ;本次課程設計所用的頻率是由實驗箱pｉn16提供2０M的頻率,但我們實際中不會用到那么高的頻率,因此我們需要一個分頻器將此2０M的頻率分頻到我們所需的頻率，分頻器原程序如下所示:lｉｂraｒｙieee；useieｅe．std_logｉc_１16４。ａｌl；usｅieee．std_lｏｇic_uｎｓigｎｅd。alｌ;useieｅe.ｓtｄ_logic_ariｔｈ。ａll；ｅntitydivispｏｒt（CLK_IN：ｉnsｔd_logiｃ;CLK＿OUT：bｕfｆｅｒsｔd_lｏgic；DIＶ_TＩME:insｔd_logiｃ＿ｖｅcｔｏｒ（１５dowｎto0）);endeｎtity;architecｔｕrｅｂehavｅｏfdiｖisｓignaｌｄaｔa1：integerrange0to１00０0000；ｓignalｄata2:iｎtｅgerｒangｅ０to1０000000；beginproｃess(CＬＫ_IN，DIV＿ＴIMＥ）beginiｆrisiｎｇ_ｅdge（ＣLK_IＮ)tｈenifdatａ1＝ＤIV_ＴIMEthendata１〈=0；ifdata2=1000thendａt(yī)a2〈=0；CLK_OUT＜=notCLK＿ＯUT；ｅlsedａt(yī)ａ２＜＝data２+1;enｄiｆ；elｓedata1＜=data1+1;eｎｄif；endif;eｎdprocess;endbehave;6編譯與仿真6。１程序編譯按要求安裝好QuartｅrsⅡ，打開已安裝好的軟件并新建一個工程圖6。1新建工程完成后選擇芯片,由于本次設計要求用到EP1C３Ｔ144Ｃ8芯片,因此如圖5.2中選擇該芯片.圖6.2選擇芯片由于本次設計要用到多種模塊，應此要考慮元件例化或畫連接圖,為了編程簡單我們選擇畫連接圖，如圖所示在新建文檔里選擇“ＢｌoｃkＤｉａgram/ＳchematicFile”進入畫圖界面，如圖６．3所示：圖６.3畫圖界面課程設計總程序如下所示:ｌiｂrａryieee；usｅieee．stｄ_lｏgic_1１64。aｌl；useieee.std＿lｏgiｃ_aｒith。all；ｕseｉeee。sｔd_loｇic＿unsiｇned．ａｌｌ;eｎtitydｅsignisｐort（ＣLＫ：insｔd＿logic；KＥＹ_CＬR：instd_logiｃ;ＫＥＹ_ＩN：instｄ＿logｉc_veｃtor（６downto0）；ＢＥLＬ：ouｔsｔd_lｏgiｃ;LED：ouｔstｄ_logic；LED_7:outｓtd＿ｌogic＿ｖeｃtoｒ(6dｏwnｔo０））；endｅntｉty;ａrchiｔecturebehaveoｆdesigｎiscompｏnentdivisｐort（CLＫ＿ＩN:iｎstd_logiｃ；CLK_OUT：ｂuｆｆerstd＿logic；DIＶ＿TIＭE:insｔｄ_logic_ｖector(15downto0））;eｎdcoｍｐｏｎenｔ；comｐｏnｅntｃreatｅispoｒt(CLR:ｉnｓtd＿logｉc;ＣLK_1S：inｓtｄ_ｌogｉc;ＳIG＿OUT:ouｔstd_loｇic;CODE：iｎｓtd_logiｃ_vecｔoｒ（6doｗnto0)）;endcompｏnｅnｔ;ｔｙｐestaｔｅsiｓ（ｓt0，sｔ1，st２，sｔ3，st４,ｓt5，sｔ6,sｔ7）；ｓｉgｎａlcuｒｒent_ｓtatｅ:ｓtates；ｓignalｃlｋ_1s：sｔｄ_logic;ｓignalclｋ_1k:std_logic；sigｎaｌcode_in:sｔd_lｏgiｃ；siｇnalBELL1：stｄ_logｉｃ；ｂegｉnpｒｏｃess（clk＿１s,KＥY_CLR)begｉnｉfKEＹ_CLR=’0＇tｈenｃurｒenｔ＿sｔatｅ〈=sｔ0；LED〈＝’0’;LED_７<=（oｔhｅｒs=〉＇０')；BEＬL１〈=’０';elseLＥＤ〈=cｌｋ_１ｓ；ifriｓing＿edｇe（ｃlk_１s)ｔhencａsecｕrrenｔ_sｔateiswｈeｎst0=>ifcｏde_ｉn＝＇1＇thｅnｃｕｒｒeｎt_ｓtａt(yī)e<=ｓt１;ｅlsecurrent_state<=ｓt０；enｄiｆ;LED＿７（0）＜=ｃodｅ_iｎ;BELL1〈＝'0’；ｗｈenst1＝＞ｉfｃodｅ_iｎ='1＇thｅncurrenｔ＿ｓtate＜＝st２；elsecuｒｒent_ｓtａｔe〈=sｔ0；endｉf;ＬＥＤ_7（1）〈=codｅ_ｉｎ;ｗｈensｔ2＝＞ifｃode＿iｎ='1'thｅnｃuｒrenｔ_staｔe〈＝st3；elsecｕｒrｅnt＿state＜=st0;enｄiｆ;LED_7(2）<=coｄｅ_in;wheｎst３=〉iｆcode_in＝’0＇ｔheｎcurrent_staｔｅ〈=st4;elｓecurrenｔ_sｔａt(yī)e＜=st3；endif；LＥD_7(3）＜=ｃoｄe_in;whenst4=＞ifcodｅ＿iｎ＝'０’theｎｃurrenｔ_sｔate<＝ｓt５;elsｅcurrｅnt_ｓｔate〈=st1;endif；LEＤ＿7(4）〈=code_iｎ；whenst5=〉ｉfｃｏde_iｎ＝＇1'tｈencurrｅｎt_stａt(yī)e<＝st6；eｌseｃurreｎt_sｔate<=st0;endｉf；ＬＥD_7(5）<＝cｏｄe＿in;wｈenst6=〉ifｃoｄe_in='0＇thｅncurｒｅnt_ｓtaｔe<=st7；eｌsecｕrrｅnt_stａt(yī)e〈=ｓt2；ｅndiｆ;LED_7（６）<＝code＿iｎ；whenst7=〉ｃurreｎt_sｔatｅ＜=st0；ＢEＬL1＜＝’１’;whenoｔherｓ=＞cｕｒｒｅnt_staｔe〈＝ｓｔ０；endｃａse;ｅndif;endiｆ；enｄprocess;ｐroceｓs（BELL1)ｂegiｎｉfBELL１='１’thenBEＬL〈=ｃlk_1k;ｅlseBELL<=’０';enｄｉf；eｎdproｃess；DIV1：dｉvportmap（CLＫ_ＩN＝>ＣLK，ＣＬK_OUＴ＝＞clk_１s，DIV_TIＭE=>＂10000")；DIV2：divpoｒtmaｐ（CLK＿ＩN=〉ＣＬK，CLK_OUT=〉ｃlk_１k,DIＶ_TIMＥ=>”０101０＂);CＲＥAＴE1:cｒeateporｔmap（CLR=＞